超低ジッター内蔵の複数出力クロック・シンセサ …...l6951 1 6951 詳細：...

LTC6951

16951f

詳細： www.linear-tech.co.jp/LTC6951

標準的応用例

特長概要

超低ジッター VCO内蔵の複数出力

クロック・シンセサイザ

LTC®6951は、VCOを完全に内蔵した高性能な低ノイズのフェーズロック・ループ（PLL）です。低ノイズVCOは、外部部品を必要とせず、外部システムのサポートがなくても正しい出力周波数に内部的に較正されます。

クロック生成セクションには、VCOプリスケーラ信号に基づいて5個の出力が用意されており、出力ごとに個別分周器があります。4個の出力は、超低ノイズでスキューの少ないCMLロジックを特徴としています。5個目の出力は、低ノイズのLVDS

です。これらの出力は全て、プログラム可能な遅延を使用して同期化し、正確な位相整列に設定できます。

目的の出力周波数が2.5GHz～2.7GHz、1.66GHz～1.8GHz

または1.25GHz～1.35GHzの範囲内に収まる場合は、LTC6951-1を使用してください。他の全ての周波数の場合は、LTC6951を選択してください。

LTC2107（fS = 210Msps、 AIN = –3dBFS）をクロッキングする

LTC6951のSNRと入力周波数

アプリケーション

n VCO内蔵の低ノイズ整数分周方式PLLn 出力ジッター：

n 90fs RMS（12kHz～20MHz）n 115fs RMS（ADC SNR方式）n ノイズフロア = –165dBc/Hz（250MHz）

n EZSync™、ParallelSync™マルチチップ同期n JESD204B、サブクラス1に適合するSYSREF生成n 出力周波数範囲

n 1.95MHz～2.5GHz（LTC6951）n 2.1MHz～2.7GHz（LTC6951-1）

n 正規化された帯域内位相ノイズフロア：–229dBc/Hzn 正規化された帯域内1/fノイズ：–277dBc/Hzn 5個の独立した低ノイズ出力n リファレンス入力周波数：最大425MHzn LTC6951Wizard™ソフトウェア設計ツールによるサポートn 動作接合部温度範囲：–40°C～105°C

n 高性能データ・コンバータ・クロッキングn 無線インフラn テストおよび測定

L、LT、LTC、LTM、Linear TechnologyおよびLinearのロゴはリニアテクノロジー社の登録商標です。EZSync、LTC6951WizardおよびParallelSyncはリニアテクノロジー社の商標です。その他全ての商標の所有権は、それぞれの所有者に帰属します。8319551および8819472を含む米国特許によって保護されています。

470nF1µF

1µF

50Ω

1µF1µF

1µF

10Ω0.01µF1µF0.01µF1µF 1µF0.01µF

100Ω

0.1µF

0.1µF

1.2nF 68nF

63.4Ω

820pF

63.4Ω

REF–

REF+

PHASEFREQUENCYDETECTOR

R DIVIDER

N DIVIDER

CHARGEPUMP

P DIVIDERD0

DELAYM0DIV

OUT0+

OUT0–

D1DELAY

M1DIV

OUT1+

OUT1–

D2DELAY

M2DIV

OUT2+

OUT2–

D3DELAY

M3DIV

OUT3+

OUT3–

D4DELAY

M4DIV

OUT4+

OUT4–

SYNCCONTROL

SERIALPORT

CS

SCLK

SDO

SDI

TO/FROMPROCESSOR

STAT

SYNC

TUNE

CP

TO ADCOR DAC

TO FPGA

GND

V+

3.3V

VVCO+VCP

+

5V

100MHzREF OSC

TO LTC2107

6951 TAO1a

LTC6951

BB

CMACMBCMCTB

BVCO

NOTE 12LTC2107 APERATURE JITTERRMS = 45fSLTC6951 JITTERRMS=115fS

INPUT FREQUENCY (MHz)0 100 200 300 400 500 600 700 800

62

64

66

68

70

72

74

76

78

80

82

SNR

(dBF

S)

6951 TAO1b

http://www.linear-tech.co.jp/LTC6951


LTC6951

26951f


ピン配置絶対最大定格

電源電圧V+（VREF

+, VRF+, VD

+, VOUT+）からGND................................. 3.6V

VCP+、VVCO

+からGND .......................................................... 5.5VCPピンの電圧 ................................. GND – 0.3V ～VCP

+＋0.3V他の全てのピンの電圧 ....................... GND – 0.3V～V+＋0.3VOUTx+, OUTx–、（x = 0, 1, 2, 3, 4）への電流 .................... ±25mA動作接合部温度範囲、TJ（Note 2)

LTC6951IおよびLTC6951I-1 .............................–40～105°C接合部温度、TJMAX ...........................................................125°C保存温度範囲........................................................–65～150°C

（Note 1）

13 14 15 16

TOP VIEW

41GND

UHF PACKAGE40-LEAD (5mm × 7mm) PLASTIC QFN

17 18 19 20

40 39 38 37 36 35 34 33

25

26

27

28

29

30

31

32

8

7

6

5

4

3

2

1VOUT+

OUT2–

OUT2+

VOUT+

OUT1–

OUT1+

VOUT+

OUT0–

OUT0+

VOUT+

OUT3–

OUT3+

GND

VVCO+

BVCO

GND

CMA

CMB

CMC

GND

TB

TUNE

BB

VRF+

GND

SYNC

STAT

REF+

REF–

V REF

+

CP V CP+

V OUT

+

OUT4

–

OUT4

+

V D+

CS

SCLK SD

I

SDO

24

23

22

21

9

10

11

12

TJMAX = 125°C, θJCbottom = 2°C/W, θJCtop = 19°C/W EXPOSED PAD (PIN 41) IS GND, MUST BE SOLDERED TO PCB

発注情報

無鉛仕上げテープ・アンド・リール製品マーキングパッケージ温度範囲LTC6951IUHF#PBF LTC6951IUHF#TRPBF 6951 40-Lead（5mm×7mm）Plastic QFN –40°C to 105°CLTC6951IUHF-1#PBF LTC6951IUHF-1#TRPBF 69511 40-Lead（5mm×7mm）Plastic QFN –40°C to 105°C更に広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/をご覧ください。テープ・アンド・リールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/をご覧ください。一部のパッケージは、接尾辞として#TRMPBFが付けられた指定の販売チャネルを介して500ユニット・リールで入手できます。

（http://www.linear-tech.co.jp/product/LTC6951#orderinfo）


http://www.linear-tech.co.jp/leadfree/

http://www.linear-tech.co.jp/tapeandreel/

http://www.linear-tech.co.jp/product/LTC6951#orderinfo

LTC6951

36951f


電気的特性

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

リファレンス入力（REF+, REF–）fREF Input Frequency l 1 425 MHz

VREF Input Signal Level Single Ended l 0.5 2 2.7 VP-P

Minimum Input Slew Rate 20 V/µs

Input Duty Cycle 50 %

Self-Bias Voltage l 1.65 1.85 2.25 V

Input Signal Detected REFOK = 1, PDREFPK = 0 10MHz ≤ fREF ≤ 425MHz, Sine Wave

l 350 mVP-P

Input Signal Not Detected REFOK = 0, PDREFPK = 0 10MHz ≤ fREF ≤ 425MHz, Sine Wave

l 100 mVP-P

Input Resistance Differential l 2.6 4.2 6.1 kΩ

Input Capacitance Differential 7 pF

VCO

fVCO Frequency Range LTC6951 (Note 3) LTC6951-1 (Note 3)

l

l

4.0 4.3

5.0 5.4

GHz GHz

KVCO Tuning Sensitivity (Notes 3, 4) 2.5 to 3.7 %Hz/V

位相 /周波数検出器（PFD）fPFD Input Frequency l 100 MHz

チャージポンプ（CP）ICP Output Current Range 8 Settings (see Table 8) 1.0 11.2 mA

Output Current Source/Sink Accuracy All Settings, V(CP) = 2.3V ±6 %

Output Current Source/Sink Matching ICP = 1.0mA to 1.4mA, V(CP) = 2.3V ±3.5 %

ICP = 2.0mA to 11.2mA, V(CP) = 2.3V ±2 %

Output Current vs Output Voltage Sensitivity (Note 5) l 0.1 0.5 %/V

Output Current vs Temperature V(CP) = 2.3V l 140 ppm/°COutput Hi-Z Leakage Current ICP = 1mA (Note 5) 0.5 nA

ICP = 11.2mA (Note 5) 5 nA

VMID Mid-Supply Output Bias Ratio Referred to (VCP+ – GND) 0.48 V/V

リファレンス分周器（R）R Divide Range All Integers Included l 1 63 Counts

VCO分周器（N）N Divide Range All Integers Included, RAO = 0 l 32 1023 Counts

All Integers Included, RAO = 1 l 2 511 Counts

VCOプリスケーラ分周器（P）P Divide Range 2, 2.5, 3, 3.5, 4 (see Table 14) l 2 4 Counts

デジタル・ピンの仕様VIH High Level Input Voltage CS, SDI, SCLK, SYNC l 1.55 V

VIL Low Level Input Voltage CS, SDI, SCLK, SYNC l 0.8 V

VIHYS Input Voltage Hysteresis CS, SDI, SCLK, SYNC 250 mV

Input Current CS, SDI, SCLK, SYNC l ±1 µA

IOH High Level Output Current SDO and STAT, VOH = VD+ – 400mV l –3.3 –1.9 mA

IOL Low Level Output Current SDO and STAT, VOL = 400mV l 2.0 3.4 mA

lは全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値（Note 2）。注記がない限り、VREF

+ = VD+ = VRF

+ = VOUT+ = 3.3V、VCP

+ = VVCO+ = 5V。全ての電圧値はGNDを基準にしている。


LTC6951

46951f


電気的特性lは全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値（Note 2）。注記がない限り、VREF

+ = VD+ = VRF




SDO Hi-Z Current l ±1 µA

デジタル・タイミング仕様（図13および図14を参照）tCKH SCLK High Time l 25 ns

tCKL SCLK Low Time l 25 ns

tCSS CS Setup Time l 10 ns

tCSH CS High Time l 10 ns

tCS SDI to SCLK Setup Time l 6 ns

tCH SDI to SCLK Hold Time l 6 ns

tDO SCLK to SDO Time to VIH/VIL/Hi-Z with 30pF Load l 16 ns

SYNCタイミング仕様（図31および図32を参照）tSYNCH SYNC High Time l 1 ms

tSYNCL SYNC Low Time l 1 ms

SYNC Skew EZSync, Part to Part 10 µs

tSS SYNC to REF Setup Time (See Note 6) l 1 ns

tSH SYNC to REF Hold Time (See Note 6) l 1 ns

出力分周器（M0、M1、M2、M3、M4）Mx Output Divider Range (x = 0 to 4) 16 Settings (See Table 15) l 1 512 Counts

Dx Output Divider Delay (x = 0 to 4) P Cycles, All Integers Included l 0 255 Cycles

CMLクロック出力（OUT0+、OUT0–、OUT1+、OUT1–、OUT2+、OUT2–、OUT3+、OUT3–）、注記がない限り、差動終端 = 100Ω

fOUT LTC6951 Output Frequency l 1.95 2500 MHz

fOUT/2 Subharmonic Generated, P = 2.5, Mx = 1 (Note 16)

l 1667 2000 MHz


l 1250 1333 MHz

LTC6951-1 Output Frequency l 2.1 2700 MHz


l 1800 2150 MHz


l 1350 1433 MHz

Output High Voltage VOUT+ – 0.9 V

Output Low Voltage VOUT+ – 1.3 V

Output Differential Voltage l 350 440 520 mV

Output Resistance Differential, No Termination 100 Ω

tR Output Rise Time, 20% to 80% 50 ps

tF Output Fall Time, 80% to 20% 50 ps

Output Duty Cycle P = 2, 3, 4 all Mx, P = 2.5, 3.5 Mx ≥ 2 P = 2.5, Mx = 1 P = 3.5, Mx = 1

l 45 50 40 57

55 % % %

LVDSクロック出力（OUT4+、OUT4–）、差動終端 = 100Ω

fOUTLVDS LTC6951 Output Frequency LTC6951-1 Output Frequency

l

l

1.95 2.1

800 800

MHz MHz

VOD Differential Output Voltage l 300 380 450 mV


LTC6951

56951f


電気的特性lは全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値（Note 2）。注記がない限り、VREF

+ = VD+ = VRF




|∆VOD| Delta VOD l 5 50 mV

VOS Output Offset Voltage 1.23 V

|∆VOS| Delta VOS l 5 50 mV

tRLVDS Output Rise Time, 20% to 80% 200 ps

tFLVDS Output Fall Time, 80% to 20% 200 ps

Short Circuit Current to Common Shorted to GND l 7.4 24 mA

Short Circuit to Complementary 3.7 mA

Output Duty Cycle M4 ≥ 2 l 45 50 55 %

クロック出力のスキュー（OUT0+、OUT0–、OUT1+、OUT1–、OUT2+、OUT2–、OUT3+、OUT3–、OUT4+、OUT4–）tSKEW1 Maximum Skew, from OUT0 to OUT1 ±10 ±35 ps

tSKEW2 Maximum Skew, from OUT0 to OUT2 ±10 ±35 ps

tSKEW3 Maximum Skew, from OUT0 to OUT3 ±10 ±35 ps

tSKEW4 Maximum Skew, from OUT0 to OUT4 ±20 ps

Maximum Skew, All CML Outputs One Part ±20 ±40 ps

Maximum Skew, All CML Outputs Multiple Parts, RAO = SN = SR = 1 ±50 ±100 ps

電源電圧VREF

+ Supply Range l 3.15 3.3 3.45 V

VOUT+ Supply Range l 3.15 3.3 3.45 V

VD+ Supply Range l 3.15 3.3 3.45 V

VRF+ Supply Range l 3.15 3.3 3.45 V

VVCO+ Supply Range l 4.75 5.0 5.25 V

VCP+ Supply Range l 4.2 5.25 V

電源電流IDDOUT VD

+, VOUT+ Supply Current Digital Inputs at Supply Levels, PDOUT=1 32 µA

Digital Inputs at Supply Levels, SYNC = 3.3V l 210 254 mA

ICC–5V Sum VCP+, VVCO

+ Supply Currents ICP = 11.2mA l 56 70 mA

ICP = 1.0mA l 33 43 mA

PDALL = 1 510 µA

ICC–3.3V Sum VREF+, VRF

+ Supply Currents l 115 130 mA

PDALL = 1 140 µA

VD+, VOUT

+ Supply Current Deltas MCx[1:0] = 2 (x = 0, 1, 2, or 3) –31 mA

MCx[1:0] = 3 (x = 0, 1, 2, or 3) –43 mA

MC4[1:0] = 2 –21 mA

MC4[1:0] = 3 –34 mA

SYNC = VOUT+ or SSYNC = 1 11 mA

位相ノイズとスプリアスLVCO LTC6951 VCO Phase Noise

(fVCO = 4.0GHz, fOUT0 = 2.0GHz, P = 2, M0 = 1, Note 7)

10kHz Offset –87 dBc/Hz


1MHz Offset –135 dBc/Hz


LTC6951

66951f


lは全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値（Note 2）。注記がない限り、VREF

+ = VD+ = VRF



Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに回復不可能な損傷を与える可能性がある。また、長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与えるおそれがある。Note 2：LTC6951IUHFおよびLTC6951IUHF-1は、–40°C～105°Cの全動作接合部温度範囲で規定性能の制限に適合することが保証されている。最大の動作条件下では、接合部温度を105°C以下に保つため、空気流または放熱が必要になる場合がある。「アプリケーション情報」のセクションで説明するように、露出パッド（ピン41）は多数のサーマル・ビアを使用してグランド・プレーンに直接半田付けすることを強く推奨する。

Note 3：電源の入れ直し後またはソフトウェアによるパワーオン・リセット（POR）後にデバイスを較正した場合は、1.50V ≤ V（TUNE) ≤ 2.85Vの場合に有効。Note 4：特性評価に基づく。Note 5：1.4V < V（CP) < 3.0Vの場合。

電気的特性


LTC6951 VCO Phase Noise (fVCO = 5.0GHz, fOUT0 = 2.5GHz, P = 2, M0 = 1, Note 7)




LTC6951–1 VCO Phase Noise (fVCO = 5.4GHz, fOUT0 = 2.7GHz, P = 2, M0 = 1, Note 7)




LTC6951-1 CML Output Noise/Jitter (fVCO = 5.4GHz, fOUT0 = fOUT1 = fOUT2 = fOUT3 = 2.7GHz, P = 2, M0 = M1 = M2 = M3 = 1, Notes 9, 12)

Phase Noise 10kHz Offset –119 dBc/Hz

Phase Noise 1MHz Offset –129 dBc/Hz


Jitter, 12kHz to 20MHz Integration BW 90 fsRMS

Jitter, 100Hz to fOUTx Integration BW 115 fsRMS

LTC6951 CML Output Noise/Jitter (fVCO = 5.0GHz, fOUT0 = fOUT1 = fOUT2 = fOUT3 = 2.5GHz, P = 2, M0 = M1 = M2 = M3 = 1, Notes 9, 12)

Phase Noise 10kHz Offset –119 dBc/Hz





LTC6951 CML Output Noise/Jitter (fVCO = 5.0GHz, fOUT0 = fOUT1 = fOUT2 = fOUT3 = 1.25GHz, P = 2, M0 = M1 = M2 = M3 = 2, Notes 9, 12)






LTC6951 CML Output Noise/Jitter (fVCO = 4.0GHz, fOUT0 = fOUT1 = fOUT2 = fOUT3 = 250MHz, P = 4, M0 = M1 = M2 = M3 = 4, Notes 9, 12)






LTC6951 LVDS Output Noise/Jitter (fVCO = 4.0GHz, fOUT4 = 250MHz, P = 4, M4 = 4, Notes 9, 12)






LNORM Normalized In-Band Phase Noise Floor ICP = 11.2mA (Notes 8, 9, 10) –229 dBc/Hz

L1/f Normalized In-Band 1/f Phase Noise ICP = 11.2mA (Notes 8, 11) –277 dBc/Hz

In-Band Phase Noise Floor (Notes 8、9、10、13) –134 dBc/Hz

Integrated Phase Noise from 100Hz to 40MHz (Notes 9, 13) 0.015 °RMS

Spurious fOFFSET = fPFD, PLL Locked (Notes 9, 13, 14, 15) –95 dBc


LTC6951

76951f


電気的特性

標準的性能特性注記がない限り、TA = 25°C。VREF+ = VOUT

+ = VD+ = VRF

+ = 3.3V、VCP+ = VVCO

+ = 5V。

Note 6：測定を行うには、SYNCの立ち上がりエッジでRAO = 1およびSR = 1であり、SYNCの立ち下がりエッジでSN = 1である必要がある。REF+は、立ち上がり時間が1nsで測定ポイントが50%交差点にあるCMOSレベル信号である。SYNCは、立ち上がり時間と立ち下がり時間が1nsであるCMOSレベル信号である。SYNC立ち上がりおよびSR = 1の場合、測定ポイントは1.55Vである。SYNC立ち下がりおよびSN = 1の場合、測定ポイントは0.8Vである。Note 7：狭帯域ループを使って、ループの帯域幅の外部で測定。Note 8：ループをロックして、ループ帯域幅の内部で測定。Note 9：基準周波数はWenzelの501-04516によって供給（fREF = 100MHz, PREF = 10dBm）。Note 10：出力位相ノイズフロアは、LOUT = LNORM＋10log10(fPFD)＋20log10(fOUTx/fPFD)によって、正規化された位相ノイズフロアから計算される。Note 11：出力1/fノイズは、LOUT(1/f) = L1/f＋20log10(fOUTx) – 10log10(fOFFSET)によって、正規化された1/f位相ノイズから計算される。Note 12：ICP = 11.2mA、fPFD = 100MHz、FILT = 0、Loop BW = 340kHz

Note 13：ICP = 11.2mA、fPFD = 100MHz、FILT = 0、Loop BW = 340kHz、fOUT0 = 500MHz、fVCO = 4.0GHz

Note 14：DC2248Aを使って測定。Note 15：LTC6954を駆動する差動LTC6951出力を使って測定。LTC6954は、同相スプリアス信号を除去するためにシングルエンド変換に対する差動を提供する。詳細は、「アプリケーション情報」のセクションを参照すること。Note 16：P = 2.5または3.5およびMx = 1である場合、出力 fOUT/2で約–45dBc～–25dBcの低調波が生成される。ほとんどのアプリケーションはこの刺激の影響を受けないが、A/DコンバータおよびDACサンプリングなどの一部は低下する。低調波刺激の影響を受けやすいアプリケーションの場合、出力周波数が少なくとも2でさらに分周（つまり、A/Dコンバータ・クロック分周器）されない限り、これらの設定は推奨しない。Note 17：各出力は、出力のMCx[1:0]ビットを3に設定することにより、個別にパワーダウンできる。表16および17を参照すること。

チャージポンプのシンク電流誤差と電圧、出力電流

チャージポンプのシンク電流誤差と温度

チャージポンプのソース電流誤差と電圧、出力電流

REF入力の感度と周波数検出されたREF入力信号と周波数、温度

チャージポンプのHi-Z時の電流と電圧、温度

BST = 1FILT = 0

NOTE 14

105°C25°C–40°C

FREQUENCY (MHz)0 50 100 150 200 250 300 350 400 450 500

–65

–60

–55

–50

–45

–40

–35

–30

–25

SENS

ITIV

ITY

(dBm

)

6951 G01

BST = 1FILT = 0

105°C25°C–40°C

FREQUENCY (MHz)0 50 100 150 200 250 300 350 400 450 500

125

150

175

200

225

250

SENS

ITIV

ITY

(mV P

-P)

6951 G02

ICP = 11.2mACPRST=1

105°C25°C–40°C

OUTPUT VOLTAGE (V)0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5

–5

–4

–3

–2

–1

0

1

2

3

4

5

CURR

ENT

(nA)

6951 G03

1mA5.6mA11.2mA

OUTPUT VOLTAGE (V)0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5

–5

–4

–3

–2

–1

0

1

2

3

4

5

ERRO

R (%

)

6951 G04

ICP = 11.2mA

105°C25°C–40°C

OUTPUT VOLTAGE (V)0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5

–5

–4

–3

–2

–1

0

1

2

3

4

5

ERRO

R (%

)

6951 G05

1mA5.6mA11.2mA

OUTPUT VOLTAGE (V)0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5

–5

–4

–3

–2

–1

0

1

2

3

4

5

ERRO

R (%

)

6951 G06


LTC6951

86951f


標準的性能特性

チャージポンプのソース電流誤差と電圧、温度 2.5GHz時のLTC6951 CML差動出力

2.7GHz時のLTC6951-1 CML 差動出力

注記がない限り、TA = 25°C。VREF+ = VOUT

+ = VD+ = VRF


+ = 5V。

ICP = 11.2mA

105°C25°C–40°C

OUTPUT VOLTAGE (V)0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5

–5

–4

–3

–2

–1

0

1

2

3

4

5

ERRO

R (%

)

6951 G07

NOTE 14

100ps/DIV–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

DIFF

EREN

TIAL

OUT

PUT

(V)

6951 G08

NOTE 14

100ps/DIV–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

DIFF

EREN

TIAL

OUT

PUT

(V)

6951 G09

250MHz時のLVDS差動出力LVDS差動出力振幅と周波数、温度

周波数ステップに対するトランジェント応答RAO = 0

1.25GHz時のLTC6951 CML 差動出力 CML差動出力振幅と周波数、温度 800MHz時のLVDS差動出力

NOTE 14

200ps/DIV–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

DIFF

EREN

TIAL

OUT

PUT

(V)

6951 G10

NOTE 14

105°C25°C–40°C

OUTPUT FREQUENCY (GHz)0 0.5 1 1.5 2 2.5

0.60

0.65

0.70

0.75

0.80

0.85

0.90

0.95

1.00

DIFF

EREN

TIAL

OUT

PUT

SWIN

G (V

P-P)

6951 G11

NOTE 14

500ps/DIV–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

DIFF

EREN

TIAL

OUT

PUT

(V)

6951 G12

NOTE 14

1ns/DIV–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

DIFF

EREN

TIAL

OUT

PUT

(V)

6951 G13

NOTE 14 105°C25°C–40°C

OUTPUT FREQUENCY (GHz)0 0.2 0.4 0.6 0.8

0.60

0.65

0.70

0.75

0.80

0.85

0.90

0.95

1.00

DIFF

EREN

TIAL

OUT

PUT

SWIN

G (V

P–P)

6951 G14

100MHz STEPfPFD = 100MHzfCAL = 260.4kHzBW = 340kHzMCx = 0

CALIBRATION TIME

LOOP FILTERSETTLINGTIME

TIME (µs)0 10 20 30 40 50 60 70

475

500

525

550

575

600

625

650

675

FREQ

UENC

Y (M

Hz)

6951 G15


LTC6951

96951f



最大較正時間（RAO = 0）と fPD、Bの分周比の値 LTC6951のVCOの同調感度 LTC6951–1のVCOの同調感度


+ = VD+ = VRF


+ = 5V。

REFER TO EQUATION 1 AND TABLE 10

BD = 24BD = 32BD = 48BD = 64BD = 96

BD = 128BD = 192BD = 256BD = 384

PFD FREQUENCY (MHz)1 10 100

35

45

55

65

75

85

95

CALI

BRAT

ION

TIM

E (µ

s)

6951 G16VCO FREQUENCY (GHz)

3.9 4.2 4.5 4.8 5.11.0

1.5

2.0

2.5

3.0

3.5

4.0

K VCO

(%

Hz/V

)

6951 G17VCO FREQUENCY (GHz)

4.2 4.5 4.8 5.1 5.41.0

1.5

2.0

2.5

3.0

3.5

4.0

K VCO

(%

Hz/V

)

6951 G18

CML出力、fVCO = 4GHz、P = 2、 Mx = 4、8および16での LTC6951位相ノイズ

CML出力、fVCO = 5GHz、P = 2、 Mx = 1、2および4での LTC6951位相ノイズ

CML出力、fVCO = 4.3GHz、 P = 2、Mx = 4、8および16での LTC6951–1位相ノイズ

正規化された帯域内位相ノイズフロアとCPの電流

CML出力、P = 2、Mx = 1でのLTC6951 VCO位相ノイズ

CML出力、P = 2、Mx = 1でのLTC6951–1 VCO位相ノイズ

ICP (mA)1 3 5 7 9 11

–230

–229

–228

–227

–226

–225

–224

PHAS

E NO

ISE

FLOO

R (d

Bc/H

z)

6951 G19

NOTE 7

fVCO = 4GHz, fOUT = 2GHzfVCO = 5GHz, fOUT = 2.5GHz

OFFSET FREQUENCY (Hz)1k 10k 100k 1M 10M 40M

–160

–150

–140

–130

–120

–110

–100

–90

–80

–70

–60

–50

PHAS

E NO

ISE

(dBc

/Hz)

6951 G20

NOTE 7

fVCO = 4.3GHz, fOUT = 2.15GHzfVCO = 5.4GHz, fOUT = 2.7GHz

OFFSET FREQUENCY (Hz)1k 10k 100k 1M 10M 40M

–160

–150

–140

–130

–120

–110

–100

–90

–80

–70

–60

–50

PHAS

E NO

ISE

(dBc

/Hz)

6951 G21

NOTES 9, 12

fOUT = 500MHzfOUT = 250MHzfOUT = 125MHz

OFFSET FREQUENCY (Hz)100 1k 10k 100k 1M 10M 40M

–170

–160

–150

–140

–130

–120

–110

–100

PHAS

E NO

ISE

(dBc

/Hz)

6951 G22

NOTES 9, 12

fOUT = 2.5GHzfOUT = 1.25GHzfOUT = 625MHz


–170

–160

–150

–140

–130

–120

–110

–100

PHAS

E NO

ISE

(dBc

/Hz)

6951 G23

NOTES 9, 12

fOUT = 537.5MHzfOUT = 268.75MHzfOUT = 134.375MHz


–170

–160

–150

–140

–130

–120

–110

–100

PHAS

E NO

ISE

(dBc

/Hz)

6951 G24


LTC6951

106951f



CML出力、fVCO = 5.4GHz、P = 2、 Mx = 1、2および4でのLTC6951–1 位相ノイズ

スプリアス応答 fRF = 1250MHz、fREF = 100MHz、fPFD = 100MHz、Loop BW = 340kHz



+ = VD+ = VRF


+ = 5V。

NOTES 9, 12

fOUT = 2.7GHzfOUT = 1.35GHzfOUT = 675MHz


–170

–160

–150

–140

–130

–120

–110

–100

PHAS

E NO

ISE

(dBc

/Hz)

6951 G25

VBW = 1HzRBW = 1HzNOTES 14, 15

FREQUENCY OFFSET (MHz in 10kHz SEGMENTS)–400 –300 –200 –100 0 100 200 300 400

–160

–140

–120

–100

–80

–60

–40

–20

0

P OUT

(dBc

)

6951 G26

VBW = 1HzRBW = 1HzNOTES 14, 15


–160

–140

–120

–100

–80

–60

–40

–20

0

P OUT

(dBc

)

6951 G27

3.3V電源電流とイネーブルCML出力の数

デバイス間のスキュー、CML出力、fOUT = 1GHz


電源電流と温度 RAO = 0、全出力イネーブル VOUT

+電源電流 /出力とMCx値VBW = 1HzRBW = 1HzNOTES 14, 15


–160

–140

–120

–100

–80

–60

–40

–20

0

P OUT

(dBc

)

6951 G28

ICP = 11.2mA

3.3V5V

TJ (°C)–40 –20 0 20 40 60 80 100

300

310

320

330

340

350

58

60

62

64

66

68

3.3V

CUR

RENT

(mA) 5V CURRENT (m

A)

6951 G29

OUT4OUT0 (RAO=1)OUT0 (RAO=0), OUT1, 2, or 3

MCx VALUE0 1 2 3

0

5

10

15

20

25

30

35

40

45

50

CURR

ENT

(mA)

6951 G30

NOTE 17

LVDS onLVDS off

NUMBER OF ENABLED CML OUTPUTS0 1 2 3 4

75

125

175

225

275

325

CURR

ENT

(mA)

6951 G31

N = 120

SKEW (ps)–45 –30 –15 0 15 30 45

0

3

6

9

12

15

18

21

NUM

BER

OF P

ARTS

6951 G32


LTC6951

116951f


ピン機能VOUT

+、VD+（ピン1、4、7、10、13、16）：出力分周器、SYNC機

能、シリアル・ポートの3.15V～3.45Vの正電源ピン。各ピンのできるだけ近くに0.01µFのセラミック・コンデンサを配置して、各ピンを個別にグランド・プレーンに直接バイパスします。VOUT

+、VD+、VRF

+、およびVREF+は全て同じ電圧である必

要があります。

OUT2–、OUT2+（ピン2、ピン3）：2.5V CML出力信号。M2の出力分周器はバッファされ、差動でこれらのピンに出力されます。出力は、内部抵抗性同相ポイントに接続された50Ω（標準）のプルアップ抵抗を使用して接続されます。通常、伝送線路の遠端部は、出力全体にわたって接続された100Ωを使用して終端されます。詳細については、「動作」および「アプリケーション情報」のセクションを参照してください。



OUT3–、OUT3+（ピン11、ピン12）：2.5V CML出力信号。M3

の出力分周器はバッファされ、差動でこれらのピンに出力されます。出力は、内部抵抗性同相ポイントに接続された50Ω（標準）のプルアップ抵抗を使用して接続されます。通常、伝送線路の遠端部は、出力全体にわたって接続された100Ωを使用して終端されます。詳細については、「動作」および「アプリケーション情報」のセクションを参照してください。

OUT4–、OUT4+（ピン14、ピン15）：LVDS出力信号。M4の出力分周器はバッファされ、差動でこれらのピンに出力されます。通常、伝送線路の遠端部は、出力全体にわたって接続された100Ωを使用して終端されます。詳細については、「動作」および「アプリケーション情報」のセクションを参照してください。

CS（ピン17）：シリアル・ポート・チップ・セレクト。このCMOS

入力は、“L”にドライブするとシリアル・ポートの通信バーストを開始し、再度“H”にドライブするとバーストを終了します。詳細は「動作」のセクションを参照してください。

SCLK（ピン18）：シリアル・ポート・クロック。このCMOS入力は、その立ち上がりエッジでシリアル・ポートの入力データをクロックします。詳細は「動作」のセクションを参照してください。

SDI（ピン19）：シリアル・ポートのデータ入力。シリアル・ポートはこのCMOS入力をデータに使います。詳細は「動作」のセクションを参照してください。

SDO（ピン20）：シリアル・ポートのデータ出力。このCMOSのスリーステート出力は、読み出しの通信バーストの間、シリアル・ポートのデータを出力します。オプションで、200kΩより大きな抵抗をGNDに接続して出力がフロートするのを防ぎます。詳細については、「アプリケーション情報」のセクションを参照してください。

VRF+（ピン21）：RF回路の3.15V～3.45Vの正電源ピン。この

ピンのできるだけ近くに配置した0.01µFのセラミック・コンデンサを使って、このピンをグランド・プレーンに直接バイパスします。VOUT

+、VD+、VRF

+、およびVREF+は全て同じ電圧であ

る必要があります。

BB（ピン22）：RFリファレンス信号のバイパス。この出力は、6.5kの抵抗値を持っており、0.47µFのセラミック・コンデンサを使用してGNDにバイパスする必要があります。このピンは他のどの信号にも結合しないでください。

TUNE （ピン23）：VCOの同調入力。この周波数制御ピンは通常外部のループ・フィルタに接続します。詳細については、「アプリケーション情報」のセクションを参照してください。

TB（ピン24）：VCOのバイパス。この出力には内部に7kの抵抗があり、1.0µFのセラミック・コンデンサでGNDにバイパスする必要があります。このピンは、通常は短いトレースでCMA、CMB、およびCMCに接続します。このピンは他のどの信号にも結合しないでください。


LTC6951

126951f


ピン機能GND（ピン25、29、露出パッド・ピン41）：負電源（グランド）。これらのグランド・ピンは、各ピンに複数のビアを使って、グランド・プレーンに直接接続します。パッケージの露出パッドはPCBのランドに直接半田付けする必要があります。PCBのランド・パターンには、グランド・インダクタンスと熱抵抗の両方を減らすためにグランド・プレーンへの複数のサーマル・ビアを配置します。

CMC、CMB、CMA（ピン、26、27、28）：VCOのバイアス入力。これらの入力は通常、短いトレースを使ってTBに接続し、1µF

のセラミック・コンデンサを使ってGNDに接続します。これらのピンは他のどの信号にも結合しないでください。最良の位相ノイズ特性を得るには、パッケージの下のこれらのパッドの間にトレースを配置しないでください。

BVCO（ピン30）：VCOのバイパス・ピン。この出力は1.0µFのセラミック・コンデンサを使ってGNDへバイパスする必要があります。このピンは他のどの信号にも結合しないでください。

VVCO+（ピン31）：VCO回路の4.75V～5.25Vの正電源ピン。

このピンのできるだけ近くに配置した0.01µFのセラミック・コンデンサを使って、このピンをグランド・プレーンに直接バイパスします。

GND（ピン32、40）：負電源（グランド）。これらのピンはダイアタッチ・パドル（DAP）に直接接合されており、グランド・プレーンに直接接続します。

VCP+（ピン33）：チャージポンプ回路の4.2V～5.25Vの正電

源ピン。このピンのできるだけ近くに1µFおよび0.01µFの2つのセラミック・コンデンサを配置して、このピンをグランド・プレーンに直接バイパスします。また、スイッチング・ノイズを減らすために5Vの電源を使用して10Ωの抵抗を直列で追加する必要があります。この抵抗は、5Vの電源レールと2つのセラミック・コンデンサの間に配置する必要があります。

CP（ピン34）：チャージポンプの出力。この双方向電流出力は、通常は外部のループ・フィルタに接続します。詳細については、「アプリケーション情報」のセクションを参照してください。

VREF+（ピン35）：リファレンス入力回路の3.15V～3.45Vの正

電源ピン。このピンのできるだけ近くに配置した0.1µFのセラミック・コンデンサを使って、このピンをグランド・プレーンに直接バイパスします。VOUT

+、VD+、VRF

+、およびVREF+は全

て同じ電圧である必要があります。

REF–、REF+（ピン36、ピン37）：リファレンス入力信号。この差動入力は低ノイズのアンプでバッファされ、基準分周器に与えられます。それらは自己バイアスされており、1µFのコンデンサでAC結合する必要があります。V（REF+）を2.7VP-P以下に設定してシングルエンドで使用する場合、1µFのコンデンサを使用してREF–をGNDにバイパスします。V（REF+）を2.7VP-P

よりも高く設定してシングルエンドで使用する場合、47pFのコンデンサを使用してREF–をGNDにバイパスします。

STAT（ピン38）：状態出力。この信号は、UNLOCK、ALCHI、ALCLO、LOCK、LOCK、REFOK、REFOKの各状態ビットを設定可能な論理和で組み合わせたものであり、STATUSレジスタを介して設定できます。詳細については「動作」のセクションを参照してください。

SYNC（ピン39）：同期入力。このCMOSは、“H”にドライブされたときに出力分周器を停止し、出力ごとにイネーブルされているときに再度“L”にドライブすると同期を開始します。詳細については、「動作」および「アプリケーション情報」のセクションを参照してください。


LTC6951

136951f


ブロック図

0 1

23

7

10

11

12

8

9

4

5

24

25

26

27

28

29

30

36

37

6

1

2

3

17

38

39

22

18

19

13

20

14

16

15

41

N DIV

B DIV

CAL, ALCCONTROL

PEAKDETECTOR

SYNCCONTROL

÷2 TO 1023

P DIV

÷2, 2.5, 3, 3.5, 4

D0 DELAY

0 TO 255

D1 DELAY

0 TO 255

D2 DELAY

0 TO 255

D3 DELAY

0 TO 255

D4 DELAY

M0 DIV

M1 DIV

M2 DIV

M3 DIV

M4 DIV

0 TO 255

VOUT+

OUT0–

OUT0+

VOUT+

OUT1–

OUT1+

VOUT+

OUT2–

OUT2+

VOUT+

OUT3–

OUT3+

VOUT+

OUT4–

OUT4+

STAT

CS

SCLK

SDI

SDO

VD+

EXPOSED PAD

BVC0

GND

CMA

CMB

CMC

GND

TB

BB

SYNC

SERIALPORT

TUNE

RAO

LTC6951: 4GHz TO 5GHzLTC6951-1: 4.3GHz TO 5.4GHz

LVDS

CML

CML

CML

CML

35

VREF+

REF+

REF–

≤100MHz≤425MHz

÷1 TO 63

VRF+

21 40

GND

32

GND

R DIV

LOCK

PFDCP

1mA TO11.2mA

34

33

VCP+

31

VVCO+

6951 BD


LTC6951

146951f


タイミング図

tSKEW1

tSKEW2

tSKEW3

tSKEW4

OUT0–

OUT0+

OUT1–

OUT1+

OUT2–

OUT2+

OUT3–

OUT3+

OUT4–

OUT4+

6951 TD01

tR tF

80%

20%

6951 TD02

tRLVDS tFLVDS

80%

20%

6951 TD03

出力のスキュー差動CMLの立ち上がり/立ち下がり時間

差動LVDSの立ち上がり/立ち下がり時間

動作LTC6951は、低ノイズのVCOを内蔵した高性能な整数分周方式PLLです。その複数出力クロック・ジェネレータには、リニアテクノロジーが独自開発したEZSyncおよびParallelSync標準が導入されているため、複数の出力および複数のチップにわたる同期が可能です。このデバイスは、その非常に低い帯域内位相ノイズと優れたVCOノイズ特性の組み合わせにより、卓越した統合ジッター性能を達成することができます。

リファレンス入力バッファPLLのリファレンス周波数は、REF+ピンとREF–ピンに差動で与えられます。これらの高インピーダンス入力は自己バイアスされており、1µFのコンデンサでAC結合する必要があります（簡略回路図については、図1を参照）。あるいは、リファレンス周波数をREF+に与え、1µFのコンデンサでREF–をGND

にバイパスすることにより、入力をシングルエンドで使うことができます。シングルエンド信号が2.7VP–Pよりも大きい場合は、47pFのコンデンサを使用してGNDにバイパスします。

高品質の信号をREF±入力に与える必要があります。それらは、PLL全体のリファレンス周波数となります。デバイスの帯域内位相ノイズ特性を達成するには、少なくとも6dBmの正弦波信号を50Ωに与えるか、またはスルー・レートが少なくとも20V/µsの少なくとも0.5VP-Pの方形波を与えます。さまざまな

リファレンス・タイプについて推奨されるインタフェースを図2

に示します。

シリアル・ポート・レジスタh03により追加のオプションを利用することができ、アプリケーションをさらに洗練されたものにすることができます。FILTビットはリファレンス入力バッファのローパス・フィルタを制御します。これらのビットをfREFに基づいて正弦波に設定してリファレンス信号の広帯域ノイズを制限します。正規化された帯域内位相ノイズフロアLNORMを達成するには、FILTビットを正しく設定する必要があります。推奨設定については、表1を参照してください。方形波入力のFILTは“0”に設定されます。

2.1kREF+

REF–

2.1k

6951 F01

1.9V

BST

BIAS

VREF+ VREF

+

LOWPASS

FILT

図1. REFインタフェースの簡略回路図


LTC6951

156951f


動作

表1. FILTのプログラミングFILT 正弦波 fREF 方形波 fREF

1 <20MHz N/A

0 ≥20MHz 全てfREF

BSTビットを入力信号レベルに基づいて設定し、リファレンス入力バッファが飽和するのを防ぎます。BSTのプログラミングは、入力が正弦波と方形波のどちらであるかとは関係なく同じです。推奨設定については表2を参照し、プログラミング例については「アプリケーション情報」のセクションを参照してください。

表2. BSTのプログラミングBST VREF

1 <1.6VP-P

0 ≥1.6VP-P

ピーク検出器リファレンス入力ピーク検出回路は、リファレンス信号が存在するかどうかを検出するためにREF±入力に対して提供され、STAT出力とシリアル・ポート・レジスタh00の両方を介して使用可能なREFOKおよびREFOK状態フラグを提供します。REFOKは、REFOKの論理的な逆数です。この回路には、REFOKフラグが検出しきい値でチャタリングするのを防ぐためにヒステリシスが設定されています。リファレンス・ピーク検出器は、レジスタh02のPDREFPKビットを使用してパワーダウンできます。

ピーク検出器によってRMS検出器が近似されるため、正弦波入力と方形波入力は4/πの倍数で異なる検出しきい値を持ちます。REFOKの検出値については、表3を参照してください。

表3. REFOK、REFOK状態出力とREF入力REFOK REFOK 正弦波 fREF 方形波 fREF

1 0 ≥350mVP–P ≥275mVP–P

0 1 <100mVP–P <75mVP–P

6951 F02

REF+

REF–

50Ω

100Ω

ZO

50ΩZO

LVPECL

DIFFERENTIAL LVPECL

LTC6951

REF+

REF–

RSER

50Ω

ZOCMOS

SINGLE-ENDED CMOS

VCMOS3.3V1.8V

RSER200Ω82Ω

LTC6951

REF+

REF–

50Ω

ZOLVPECL OR

50Ω SOURCE

SINGLE-ENDED LVPECL OR 50Ω SOURCE

LTC6951

REF+

REF–

100Ω

ZO

ZO

CML

DIFFERENTIAL CML

LTC6951

REF+

REF–

100Ω

ZO

ZO

LVDS

DIFFERENTIAL LVDS

LTC6951

図2. 一般的なリファレンス入力インタフェースの構成。ZO信号トレースは全て50Ω伝送線路であり、コンデンサは全て1μFである


LTC6951

166951f


動作

PFD

LTC6951

VCOTUNE

OUT0

OUT1

OUT2

OUT3

OUT4

CPREFR DIV

N DIV

P DIV

M0 DIV

M1 DIV

D0 DELAY

D1 DELAY

M2 DIVD2 DELAY

M3 DIVD3 DELAY

M4 DIVD4 DELAY

6951 F03

図3. PLLループ図、RAO = 0

PFD

LTC6951

VCOTUNE

OUT0

OUT1

OUT2

OUT3

OUT4

CPREFR DIV

N DIV

P DIV

M0 DIV

M1 DIVD1 DELAY

M2 DIVD2 DELAY

M3 DIVD3 DELAY

M4 DIVD4 DELAY

6951 F04

図4. PLLループ図、RAO = 1

リファレンス整列出力（RAO）RAOビット（レジスタh03）は、PLLの基本構成を制御します。RAOビットが“0”（起動時のデフォルト）に設定されたPLLループ図を図3に示します。5個の出力が全て互いに相対的に同期されて遅延されますが、リファレンス入力に応じて整列されることはありません。個別基準で、または複数のLTC6951全体にわたってリファレンス入力に応じた整列が必要なシステムの場合、RAOを“1”に設定し、図4に示すPLLループ図のようにすることができます。この場合、P分周器とM0分周器は、全体的なフィードバック・ループの一部です。PLLフィードバック要素とRAOビット設定の違いを表4に示します。P分周器とM0分周器がフィードバック・ループ内にある場合のみ、出力の立ち上がりエッジがN分周器出力と一致させるとともに、推論によってR分周器出力と一致できます。

RAOを“1”に設定すると、SRビットとSNビットがアクティブになり、出力に対する既知の再現可能な待ち時間、およびリファレンス入力に対する既知の整列が有効になります。SRビットの動作を図5に示し、SNビットの動作を図11に示します。SR

機能とSN機能の簡単な説明を表5に示します。プログラミング例とRAOモードの出力タイミング図については、「アプリケーション情報」のセクションの「ParallelSyncマルチチップ同期の例」を参照してください。

表4. RAOのプログラミングRAO PLLフィードバック要素

0 N分周器1 N、P、M0分周器

表5. SNおよびSR機能の概要RAO SN SR 概要

0 NA NA REF入力と出力との位相関係、 EZSyncタイミングが不明です。

1 0 0 REF入力に応じて出力位相が整列され、 SYNCから出力までの待ち時間、 EZSyncタイミングが不明です。

1 1 1 REF入力に応じて出力位相が整列され、 SYNCから出力までの待ち時間が既知で、SYNCからREFへのタイミングが重要です。


LTC6951

176951f


動作

リファレンス分周器（R）PFDから見た周波数を下げるのに、6ビット分周器が使われます。その分周比Rは、1～63の任意の整数に設定することができます。レジスタh05のRD[5:0]ビットを使って、分周比R

を直接プログラムします。Rと、fREF、fPFD、fVCO、fOUTxの周波数の間の関係については、「アプリケーション情報」のセクションを参照してください。

SYNCピン入力の立ち上がりエッジを使用してリファレンス入力をR分周器出力（R ≥ 2）に同期させるモードが有効なのは、レジスタh03のRAOビットとレジスタh0AのSRが“1”に設定されている場合です。SYNCピンの立ち上がりエッジは、リファレンス入力の立ち上がりエッジに対するセットアップとホールドのタイミングを満たす必要があります。リファレンス入力、SYNC、およびR分周器出力の間のタイミング関係については、図5を参照してください。R分周器出力のエッジ・タイミングを変更すると、PLLのフェーズロックが強制的に失われますが、複数のループ時定数が経過した後に通常動作に戻ることに注意してください。このモードでのSYNCからREFへのタイミング要件については、「アプリケーション情報」のセクションの「SRおよびSNモードのリファレンス信号とSYNCタイミング」を参照してください。

SYNC

REF

6951 F05

1 REF CYCLE

tSH

R DIV

tSS

図5. SYNCからREFへのタイミング（RAO = SR = 1）

位相 /周波数検出器（PFD）位相周波数検出器（PFD）は、チャージポンプと連携して、R

分周器とN分周器の出力の間の位相差に比例したソース電流パルスとシンク電流パルスを発生します。この動作により、必要な帰還信号がフェーズロック・ループに与えられ、PFDの入力の位相が揃うように強制します。PFDはCPRSTビットに

よってディスエーブルすることができ、UPパルスとDOWNパルスの発生が停止します。PFDの簡略回路図に関しては、図6

を参照してください。

D Q

RSTN DIV

D Q

RST

CPRST

UP

DOWN6951 F06

DELAY

R DIV

図6. PFDの簡略回路図

ロック・インジケータロック・インジケータはPFDからの内部信号を使って、R分周器とN分周器の出力信号の間の位相の一致を測定します。これは、シリアル・ポート・レジスタh04のLKCT[1:0]（表7を参照）を設定することによりイネーブルされ、LOCK、LOCK、およびUNLOCK状態フラグを生成します。これらのフラグはSTAT出力とシリアル・ポート・レジスタh00の両方を介して利用することができます。LOCKは、LOCKの論理的な逆数です。

LOCKフラグとUNLOCKフラグが正しくアサートおよびクリアされるには、fREFが存在する必要があるということに注意してください。

ユーザーはレジスタh04のLKWINビットを使って、有効なLOCK状態の位相差ロック・ウィンドウ時間（tLWW）を設定します。さまざまなfPFD周波数での推奨設定を表6に示します。例については、「アプリケーション情報」のセクションを参照してください。

表6. LKWINのプログラミングLKWIN tLWW fPFD

0 5.0ns >4.7MHz

1 10.7ns ≤4.7MHz


LTC6951

186951f


動作COUNTSの値までカウントする間連続してPFDの位相差がtLWWより小さいと、ロック・インジケータがLOCKフラグをアサートします。アプリケーションに従ってCOUNTSを設定するには、LKCT[1:0]ビットを使います。ロック・インジケータをディスエーブルするには、LKCT[1:0]を0に設定します。LKCT[1:0]

のプログラミングについては表7を参照し、例については「アプリケーション情報」のセクションを参照してください。

表7. LKCT[1:0]のプログラミングLKCT[1:0] COUNTS

0 ロック・インジケータはディスエーブル状態1 32

2 256

3 2048

PFDの位相差が tLWWより大きいと、ロック・インジケータはUNLOCK状態フラグを直ちにアサートし、LOCKフラグをクリアして、ロックから外れた状態であることを表示します。位相差が tLWWより小さくなると、UNLOCKフラグは直ちにアサートを解除されます。詳細については、下の図7を参照してください。

+tLWW

–tLWW

UNLOCK FLAG

LOCK FLAGt = COUNTS/fPFD

6951 F07

0PHASE

DIFFERENCEAT PFD

図7. UNLOCKとLOCKのタイミング

チャージポンプ（CP）PFDによって制御されるチャージポンプが、シンク（DOWN）電流パルスまたはソース（UP）電流パルスをCPピンに強制します。このピンには適切なループ・フィルタを接続します。チャージポンプの簡略回路図に関しては、図8を参照してください。

VCP+/2

VCP+

ICP

CPMID

CP

CPUPUP

CPDNDOWN

6951 F08

図8. チャージポンプの簡略回路図

出力電流の大きさICPは、シリアル・ポート・レジスタh07のCP[2:0]ビットを使って、1mA～11.2mAに設定することができます。ループ・フィルタの部品のインピーダンスが小さいので、ICPを大きくするほど帯域内ノイズを低く抑えることができます。プログラミングの詳細については表8を参照し、ループ・フィルタの例については「アプリケーション情報」のセクションを参照してください。

表8. CP[2:0]のプログラミングCP[2:0] ICP

0 1.0mA

1 1.4mA

2 2.0mA

3 2.8mA

4 4.0mA

5 5.6mA

6 8.0mA

7 11.2mA


LTC6951

196951f


動作チャージポンプの機能チャージポンプには、システムの起動を助ける追加機能が備わっています。まとめとして、以下の表9を参照してください。

表9. チャージポンプの機能ビットの説明ビット概要CPDN シンク電流を強制します。CPMID 中電圧バイアスをイネーブルします。CPRST PFD、Hi-Z時のCPをリセットします。CPUP ソース電流を強制します。CPWIDE 電流パルス幅を拡張します。

レジスタh07のCPMIDビットは抵抗性のVCP+/2の出力バイ

アスをイネーブルします。このバイアスを使って、問題のあるループ・フィルタを有効な電圧範囲に予めバイアスすることができます。CPMIDを使うときは、CPRSTビットもアサートして、チャージポンプをHi-Z状態にするPFDのリセットを強制することを推奨します。通常動作では、CPMIDとCPRSTの両方をゼロに設定する必要があります。

CPUPビットとCPDNビットはそれぞれ、一定のICPのソース電流とシンク電流をCPピンに強制します。CPRSTビットは、CPUPビットおよびCPDNビットと組み合わせて使うこともでき、必要なら、ループのプリチャージを既知の状態にすることができます。ループがロックできるようにするには、CPUP、CPDN、およびCPRSTをゼロに設定する必要があります。

CPWIDEビットは、PFDリセットパスの遅延の値を大きくすることにより、チャージポンプの出力電流パルスの幅を広げます。CPWIDEは通常は“0”に設定されます。CPWIDE = 0に設定すると、最高の帯域内位相ノイズ特性を得ることができます。

VCO

内蔵のVCOは、LTC6951の場合は4GHz～5GHz、LTC6951-1

の場合は4.3GHz～5.4GHzで動作します。VCOの周波数範囲を出力プリスケーラと出力分周器の能力と組み合わせると、LTC6951は連続的に選択可能な非常に広い周波数範囲をカバーすることができます。

内部のVCO回路をバイアスするには、BBピンとTBピンを使用します。BBピンは、6.5kΩの出力抵抗を備えており、0.47µF

のセラミック・コンデンサを使用してGNDにバイパスし、3ms

の時定数を付与する必要があります。TBピンには内部に7kΩの出力抵抗があり、1µFのセラミック・コンデンサでGNDにバイパスする必要があります。これにより、7msの時定数が得られます。起動してから時定数の約3倍が経過した後、またはPDPLLまたはPDVCOビットをディアサートした後に、安定したバイアス電圧が達成されます。

VCOの較正VCOは、RAO = 0であるときにfREF、R分周器の値、またはN

分周器の値の変更によって周波数が変更される場合は常に較正する必要があります。また、RAO = 1である場合、fREF、R分周器の値、N分周器の値、P分周器の値、またはM0分周器の値を変更するには、VCOの較正が必要です（R、N、P、MxとfREF、fPFD、fVCO、fOUTx 周波数の間の関係については、「アプリケーション情報」のセクションを参照してください）。そうすると、電源の入れ直しまたはソフトウェアによるパワーオン・リセット（POR）によってデバイスがリセットされるまで、較正を行ったときの温度には関係なく、LTC6951の全温度範囲で出力周波数が安定します。

ブロック図に示されているように、デジタル較正回路をクロックするには、B分周器の出力が使用されます。BD[3:0]ビットによって設定されたBの値は、RAOビットの設定によって異なります。RAO = 0の場合のBD[3:0]ビット、Bの値、および fPFD

の間の関係を表10に示します。

表10. BD[3:0]のプログラミング、RAO = 0BD[3:0] Bの分周比の値 fPFD（MHz）

0 8 <2.4

1 12 2.4～3.6

2 16 3.6～4.8

3 24 4.8～7.2

4 32 7.2～9.6

5 48 9.6～14

6 64 14～19

7 96 19～29

8 128 29～38

9 192 38～58

10 256 58～77

11 384 >77

12～15 無効


LTC6951

206951f


動作RAO = 1の場合のBD[3:0]ビット、Bの値、およびNの値の間の関係を表11に示します。

表11. BD[3:0]のプログラミング、RAO = 1BD[3:0] Bの分周比の値 Nの分周比の値

0 8 NA

1 12 240～511

2 16 180～239

3 24 120～179

4 32 90～119

5 48 60～89

6 64 45～59

7 96 30～44

8 128 23～29

9 192 12～22

10 256 4～11

11 384 2～3

12～15 無効

RD[5:0]、ND[9:0]、BD[3:0]の各ビットが書き込まれ、REF±

入力にリファレンス周波数 fREFが存在して安定したら、CAL

= 1（このビットは較正が完了すると自己クリアします）を設定してVCOを較正する必要があります。較正サイクルは、式1に示す通常の較正時間でB分周器出力の12～14クロックかかります。選択的にMCx[1:0]ビット = 1に設定すると、較正時に出力がミュートされます。

tCAL = 14 •B

fPFD （1）

較正を正常に行うには、周波数 fREFと電圧TBおよびBBが安定している必要があります。起動してから時定数の約3倍（約25ms）が経過した後に、安定したバイアス電圧が達成されます。

AUTOCAL = 1を設定すると、シリアル・ポート・レジスタh05～h06が書き込まれた場合に必ずCALビットが自動設定されるようになります。AUTOCALをイネーブルし、RAO = 0

である場合、レジスタに個別に書き込んでCALビットを設定する必要がなくなります。

RAO = 1である場合、このループでは、レジスタh08およびh09にあるPおよびM0分周比の値も使用されます。これらの値は、AUTOCAL = 1である場合、変更されたときにCALビッ

トをトリガしません。このモードでは、AUTOCAL = 0に設定し、適切なレジスタが全て書き込まれた後にCAL = 1に設定することにより、VCOを較正することを推奨します。VCOビットの要約については表12を参照してください。

表12. VCOビットの説明

ビット概要AUTOCAL レジスタh05およびh06が書き込まれると必ずVCOを

較正します。CAL VCOの較正を開始（自動クリア）します。MC0[1:0] h1に設定すると、較正時にOUT0出力がミュートされます。MC1[1:0] h1に設定すると、較正時にOUT1出力がミュートされます。MC2[1:0] h1に設定すると、較正時にOUT2出力がミュートされます。MC3[1:0] h1に設定すると、較正時にOUT3出力がミュートされます。MC4[1:0] h1に設定すると、較正時にOUT4出力がミュートされます。

VCOの自動レベル制御（ALC）VCOは内部の自動レベル制御（ALC）アルゴリズムを使って、VCO共振器の最適振幅を維持し、それによって最適位相ノイズ特性を維持します。表13に示されているように、ユーザーはいくつかのALC構成と状態報告を選択することができます。

表13. ALCビットの説明ビット概要ALCCAL CAL動作時にALCを自動イネーブルします。ALCEN ALCを常時イネーブル（ALCCAL、ALCMON、およびALCULOKを

オーバーライド）します。ALCHI ALCに対するフラグが高すぎます（共振器の振幅が高すぎます）。ALCLO ALCに対するフラグが低すぎます（共振器の振幅が低すぎます）。ALCMON 振幅による状態フラグのみのモニタをイネーブルします。

ALCはイネーブルしません。ALCULOK PLLがアンロックしたときALCを自動イネーブルします。

内部ALCの出力が変化すると、VCOの周波数に微小なジャンプが生じることがあります。このようなジャンプを受容できるアプリケーションがありますが、受容できないものもあります。ALCをいつアクティブにするか選択するのに上の表を使ってください。ALCがアクティブなとき、またはALCMONビットがセットされているときだけ有効な、ALCHIとALCLOのフラグを使って、共振器の振幅をモニタすることができます。

較正サイクル中またはその後、ALCの動作を許可する必要があります。ALCCAL、ALCEN、またはALCULOKビットの少なくとも1つをセットする必要があります。


LTC6951

216951f


動作

VCO分周器（N）10ビットのN分周器はVCOからPFDへの帰還を与えます。RAOビット = 0である場合、分周比Nを32～1023の範囲で設定できます。RAOビット = 1である場合、分周比Nを2～511の範囲で設定できます。レジスタh05とレジスタh06のND[9:0]ビットを使って、Nの分周比を直接プログラムします。Nと、fREF、fPFD、fVCO、fOUTxの周波数の間の関係については、「アプリケーション情報」のセクションを参照してください。

VCOプリスケーラ（P）P分周器は、VCO周波数を下げ、これを5個の出力分周器に分配します。使用可能な分周比の2、2.5、3、3.5、および4をVCO周波数範囲と組み合わせると、P分周器出力で1オクターブを超える周波数をカバーできます。プログラミングの詳細については表14を参照し、Pと、fREF、fPFD、fVCO、fOUTxの周波数の間の関係については、「アプリケーション情報」のセクションを参照してください。

表14. PD[2:0]のプログラミングPD[2:0] P

0 2

1 2.5

2 3

3 3.5

4 4

5～7 無効

出力分周器（M0、M1、M2、M3、M4）5個の独立した出力分周器がP分周器によってドライブされます。Pの値が任意でMx ≥ 2である場合、またはP = 2、3、または4でMx = 1である場合、出力で50%のデューティ・サイクルが実現します。P = 2.5または3.5でMx = 1に設定することも可能ですが、50%以外のデューティ・サイクル（それぞれ40%

および57%）で信号が発生し、低調波スプリアス出力が大きくなります。LTC6951の出力が少なくとも周波数分周器の2にドライブされる場合（一部のA/Dコンバータの場合と同様）、低調波刺激が除去され、周波数分周器の出力でデューティ・サイクルが50%になります。

Mxの値とMDx[3:0]ビットの間の関係を表15に示します。MCx[1:0]ビットを3に設定することにより、未使用の分周器をパワーダウンして電流を節約できます。MCx[1:0]ビットの概要を表16および表17に示します。レジスタh03でRAOビット = 1に設定すると、VCOの分周比全体の一部としてP、M0、およびNを使用してPLLが再構成され、出力とR分周器出力（fPFD）の間で位相整列が行われます。M0、M1、M2、M3、およびM4とfREF、fPFD、fVCO、fOUT0、fOUT1、fOUT2、fOUT3、および fOUT4周波数の間の関係については、「アプリケーション情報」のセクションを参照してください。

表15. MDx[3:0]のプログラミングMDx[3:0] Mx

0 1

1 2

2 4

3 8

4 12

5 16

6 24

7 32

8 48

9 64

10 96

11 128

12 192

13 256

14 384

15 512

表16. MCx[1:0]のプログラミング（x = 1～4）MCx[1:0] 概要0 VCO CALで出力をミュートしません。1 VCO CALで出力をミュートします。2 出力をパワーダウンします（分周器は動作して同期したままです）。3 分周器と出力をパワーダウンします。

表17. MC0[1:0]のプログラミングMC0[1:0] 概要0 VCO CALで出力をミュートしません。1 VCO CALで出力をミュートします（RAO = 0）。

VCO CALで出力をパワーダウンします（RAO = 1）。2 出力をパワーダウンします（分周器は動作して同期したままです）。3 分周器と出力をパワーダウンします。


LTC6951

226951f


動作

出力の遅延（D0、D1、D2、D3、D4）各出力分周器は、同期イベント時にP分周器出力の整数の倍数単位で出力の開始時間を遅延させることができます。遅延値Dxは、レジスタDLY0[7:0]、DLY1[7:0]、DLY2[7:0]、DLY3[7:0]、およびDLY4[7:0]に設定され、0～255の任意の値に設定できます。遅延がイネーブルされるのは、同期ビットSYNCEN0、SYNCEN1、SYNCEN2、SYNCEN3、およびSYNCEN4が“1”に設定されている場合のみです。RAOビットが“1”に設定されている場合、D0は使用できません。遅延設定の使用の詳細については、同期に関する「動作」のセクションおよび「アプリケーション情報」のセクションを参照してください。

CML出力バッファ（OUT0、OUT1、OUT2、OUT3）4個の出力は、超低ノイズでスキューの少ない2.5VのCMLバッファです。各出力は、ACまたはDC結合し、100Ωの差動で終端できます。シングルエンドの出力が必要な場合は、CML

出力の片側をそれぞれ個別にAC結合し、50Ωで終端できます。OINV0、OINV1、OINV2、およびOINV3ビットを使用して各出力のセンスを選択的に反転することにより、整合したインピーダンス・トレースを交差しなくても基板の配線を簡素化できます。MUTE0、MUTE1、MUTE2、およびMUTE3ビットは、選択した出力をロジック“0”状態に設定します。この場合、ロジック“0”のセンスは、表18に示すようにOINVxビットによって設定されます。（RAOビット = 1である場合、MUTE0

= 1であるときにOUT0へのバイアスはオフになります）。分周器の動作中に電力を節約するには、MC0[1:0]、MC1[1:0]、MC2[1:0]、およびMC3[1:0]を2に設定して各バッファをオフにします。回路の詳細については図9を参照し、一般的なインタフェースの構成については「アプリケーション情報」のセクションを参照してください。

VOUT+

OUTx+

33Ω

50Ω 50Ω

OUTx–

6951 F09

図9. CMLのインタフェースの簡略回路図（OUT0、OUT1、OUT2、OUT3）

LVDS出力バッファ（OUT4）5番目の出力は、最大800MHzで動作可能な低ノイズのLVDSバッファです。この出力は、DC結合され、100Ωの差動で終端されます。OINV4ビットを使用して出力のセンスを選択的に反転することにより、整合したインピーダンス・トレースを交差しなくても基板の配線を簡素化できます。MUTE4ビットは、選択した出力をロジック“0”状態に設定します。この場合、ロジック“0”のセンスは、表18に示すようにOINV4ビットによって設定されます。分周器の動作中に電力を節約するには、MC4[1:0]を2に設定してバッファをオフにします。回路の詳細については図10を参照し、一般的なインタフェースの構成については「アプリケーション情報」のセクションを参照してください。

表18. MUTEx = 1およびOINVxのプログラミング（x = 0～4）である場合の出力センス

OINVx OUTx+ OUTx–

0 0 1

1 1 0

VOUT+

OUT4+

OUT4–

6951 F10

図10. LVDSのインタフェースの簡略回路図（OUT4）

出力の同期（SYNC）LTC6951には、EZSyncおよびParallelSyncマルチチップ・クロック・エッジ同期プロトコルを使用してさまざまなアプリケーションに適応できるよう複数の異なる方法で出力を既知の位相整列に同期できる回路が用意されています。同期は、同じチップ（EZSyncスタンドアロン）上の出力の任意の組み合わせ間、カスケード式のフォロワ・チップ（EZSyncマルチチップ）間、さらに同じリファレンス・ドメイン上の複数の並列チップ（ParallelSync）間で行うことができます。また、リファレンス整列出力モード（RAO = 1）を使用して出力をREF入力に応じて整列することもできます。EZSyncスタンドアロン、EZSyncマルチチップ、およびParallelSync同期の例は、「アプリケーション情報」のセクションを参照してください。LTC6951Wizardソフ


LTC6951

236951f


動作トウェア・デザイン・ツールには、これらの同期方式のグラフィカルな例も用意されています。EZSyncおよびParallelSyncプロトコルの詳細については、LTC6951の同期ガイドを参照するか、工場まで連絡してください。

初回の起動時は、PORの後、またはM0、M1、M2、M3、M4

のいずれかの出力分周器が変更された任意の時点で、出力が同期されることはありません。出力の遅延D0、D1、D2、D3、D4の変更は、同期されるまでは反映されません。同期されなくてもデバイスは正常に動作し、出力は正しい周波数になりますが、何らかの形式の同期を使用することを強く推奨します。適切なシリアル・ポートのビットの概要については表19、特定のプログラミングの例については、「アプリケーション情報」のセクションを参照してください。

表19. SYNCビットの概要ビット概要DLY0[7:0] M0分周器のD0遅延設定（RAO = 0）。DLY1[7:0] M1分周器のD1遅延設定。DLY2[7:0] M2分周器のD2遅延設定。DLY3[7:0] M3分周器のD3遅延設定。DLY4[7:0] M4分周器のD4遅延設定。RAO リファレンス整列モード。SN REFに対するSYNCピンの立ち下がりエッジの整列（RAO = 1）。

SSYNCは無視されます。SR REFに対するR分周器のSYNCピンの立ち上がりエッジの整列

（RAO = 1）。SSYNCは無視されます。SSYNC ソフトウェア同期。SYNCEN0 M0分周器の同期をイネーブルします（RAO = 0）。SYNCEN1 M1分周器の同期をイネーブルします。SYNCEN2 M2分周器の同期をイネーブルします。SYNCEN3 M3分周器の同期をイネーブルします。SYNCEN4 M4分周器の同期をイネーブルします。

リファレンス整列出力モード（RAO）RAOビット（レジスタh03）は、PLLの基本構成を制御するとともに、リファレンス入力に応じて整列し戻す機能を制御します。RAOビットが“0”（起動時のデフォルト）に設定されたPLL

ループ図を図3に示します。

RAOビットが“1”に設定されたPLLループ図を図4に示します。この場合、P分周器とM0分周器は、全体的なフィードバック・ループの一部であり、N分周器の範囲は変更されています。SYNCEN0はOUT0には影響しません。レジスタh0AのDLY0[7:0]は現在非アクティブであり、h0A[7]およびh0A[6]

の内容はそれぞれSNおよびSRになります。SNおよびSR機能の概要は、表5を参照してください。

N分周器の出力は、全ての同期モードのタイミング・イベントとして使用されます。P分周器とM0分周器がフィードバック・ループ内にある場合のみ、出力の立ち上がりエッジがN分周器出力と一致させるとともに、推論によってR分周器出力と一致でき、出力とリファレンス入力の間で既知の再現可能な整列を実現します。

同期イベント同期は、SYNCピンが“H”にドライブされたときか、SSYNCビットに“1”を書き込むことにより、開始されます（RAO = 1およびSRまたはSN = 1でない限り。この場合、SSYNCビットは非アクティブです）。有効なSYNCENxビットが設定された出力は、内部のタイミングの遅延が100µsを超えた後、動作を停止し、ロジック“0”状態に戻ります。SYNCピンまたはSSYNCビットは、最低限1ms間は“H”のままである必要があります。

RAOおよびSRビットが“1”に設定されており、SYNCピンが“H”にドライブされている場合、図5に示すようにR ≥ 2のR分周器のタイミングが再設定されます。詳細については、「リファレンス分周器（R）」のセクションを参照してください。

SYNCピンが再度“L”にドライブされるか、アクティブである場合にSSYNCに“0”が書き込まれると、内部のタイミングの再設定が即時開始され、同期した出力の再開が可能になります。各出力分周器を同期するには、1回のN分周器サイクルと18回のP分周器サイクルが必要です。“0”のDx遅延を設定すると、18回のP分周器サイクルの直後に出力が開始されます。同じDx遅延が設定された同期出力の場合は全て、電気的特性表に定義されているスキュー時間内に出力の立ち上がりエッジが発生します。各遅延の範囲は0～255 Pサイクルであり、各分周器のMx分周比設定とは関係ありません。


LTC6951

246951f


動作内部同期信号は、RAOおよびSNの設定によって制御されます。どちらかのビットが“0”である場合、EZSyncの要件を満たすために内部同期の立ち下がりエッジが少なくとも25µs遅延します。

RAO = SN = 1、R = 1

RAOおよびSNビットが“1”、R = 1であり、SYNCがREF入力に同期してドライブされる場合、出力のタイミングは図11に示すようになります。

SYNC

REF

6951 F11

18 P CYCLES (Dx = 0)

tSH

OUTxX = 1 TO 4

tSS

図11. SYNCからREFへのタイミング（RAO = SN = 1、R = 1）

RAO = SN = SR = 1、R ≥ 2

R ≥ 2であり、RAO、SN、SRビットが“1”であり、SYNCがREF

入力に同期してドライブされる場合、出力のタイミングは図12

に示すようになります。この場合、出力は、デバイスの外部ではアクセスできない内部ノードであるR分周器出力（R DIV）に応じてタイミングが再設定されることに注意してください。SYNCタイミングは依然として、REFに対するセットアップ（tSS）とホールド（tSH）のタイミングと一致する必要があります。図12

と図5を組み合わせると、REF周期（REFCYCLES）の観点からSYNCパルスの幅を計算し、R ≥ 2である場合のR DIVへのタイミングを正確に把握できるようになります。この場合、SYNCパルスは最低限1msの“H”である必要があることに注意してください。

REFCYCLES = R • CEILING

1ms • fREFR

+ 1 （2）

相互に、または複数のLTC6951にわたって正確に同期された出力を得るために、式2を使用してREFCYCLESの観点からSYNCパルスの幅を計算する必要はありません。ただし、REF

から任意の出力への待ち時間では、SYNCがR DIVを基準として立ち下がる位置によってRの値が異なる可能性があります。

制御システムによってSYNCパルスを正確にREFCYCLES

と同じ幅にできる場合、同期が発生するたびに全ての出力がREFに対して正確に同じ待ち時間で発生します。式2ではSYNCパルスのREFCYCLESの最小数を計算していることに注意してください。Rの倍数を追加しても同じ結果が得られます。例については、「アプリケーション情報」のセクションの「ParallelSyncマルチチップ同期の例」を参照してください。

SYNC

R DIV

6951 F12

18 P CYCLES (Dx = 0)

OUTxX = 1 TO 4

1 R DIV CYCLE

図12. SYNCとR DIVのタイミング（RAO = SN = SR = 1、R ≥ 2）

このモードでのSYNCからREFへのタイミング要件については、「アプリケーション情報」のセクションの「SRおよびSNモードのリファレンス信号とSYNCタイミング」を参照してください。


LTC6951

256951f


動作

シリアル・ポートSPI互換のシリアル・ポートは、制御およびモニタ機能を備えています。さらに、設定可能な状態出力STATは、瞬時モニタ機能を備えています。

通信シーケンスシリアル・バスは、CS、SCLK、SDI、およびSDOで構成されています。デバイスへのデータ転送は、シリアル・バスのマスタ・デバイスが最初にCSを“L”にしてLTC6951のポートをイネーブルすることにより、行われます。SDIに与えられた入力データはSCLKの立ち上がりエッジでクロックされます。データは常にMSBを先頭にして転送されます。通信バーストは、シリアル・バスのマスタがCSを“H”に戻すと終了します。詳細については図13を参照してください。

MASTER–CS

MASTER–SCLK

tCSS

tCS tCH

DATA DATA

6951 F13

tCKL tCKH

tCSStCSH

MASTER–SDI

図13. シリアル・ポートの書き込みタイミング図

MASTER–CS

MASTER–SCLK

LTC6951–SDOHi-Z Hi-Z

6951 F14

8TH CLOCK

DATA DATA

tDOtDOtDO tDO

図14. シリアル・ポートの読み出しタイミング図

データは、通信バーストの間にSDOを使ってデバイスから読み出されます。CS = “H”のとき、またはデバイスからデータが読み出されていないとき、SDOはスリーステート（Hi-Z）になるので、読み出しをマルチドロップにする（シリアル・バスに複数のLTC6951を並列に接続する）ことができます。LTC6951をマルチドロップ構成で使用しない場合、またはシリアル・ポートのマスタが読み出しシーケンスと読み出しシーケンスの間SDOラインのレベルを設定することができない場合、SDOとGNDの間に200kΩより大きな値の抵抗を接続して、Hi-Z状態の間にラインが確実に既知のレベルに戻るようにすることを推奨します。詳細については図14を参照してください。


LTC6951

266951f


動作1バイトの転送シリアル・ポートは簡単なメモリ・マップとして構成されており、20個のバイト幅のレジスタにより、状態と制御のデータを利用できます。全てのデータ・バーストは少なくとも2バイトで構成されます。最初のバイトの最上位7ビットはレジスタのアドレスです。LSBが1であればデバイスからの読み出しを示し、LSBが0であればデバイスへの書き込みを示します。それに続く1バイト、または複数バイトは、指定されたアドレスからのデータ、または指定されたアドレスへのデータです。詳細な書き込みシーケンスの例については図15を、読み出しシーケンスについては図16を参照してください。

A6 A5 A4 A3 A2

7-BIT REGISTER ADDRESS

Hi-Z

MASTER–CS

MASTER–SCLK

MASTER–SDI

LTC6951–SD0

A1 A0 0 D7 D6 D5 D4 D3 D2 D1 D0

8 BITS OF DATA

0 = WRITE

6951 F15

16 CLOCKS

図15. シリアル・ポートの書き込みシーケンス

A6 A5 A4 A3 A2

7-BIT REGISTER ADDRESS

Hi-ZHi-Z

A1 A0 1

D7X D6 D5 D4 D3 D2 D1 D0 DX

8 BITS OF DATA

1 = READ

6951 F16

MASTER–CS

MASTER–SCLK

MASTER–SDI

LTC6951–SDO

16 CLOCKS

図16. シリアル・ポートの読み出しシーケンス

ADDRX + Wr

Hi-Z

MASTER–CS

MASTER–SDI

LTC6951–SDO

BYTE X ADDRY + Wr BYTE Y

6951 F17

図17. シリアル・ポートの1バイト書き込み

2つの書き込み通信バーストの例を図17に示します。シリアル・バスのマスタからSDIに送られる最初のバーストの最初のバイトには、宛先のレジスタ・アドレス（ADDRX）および書き込みを示している“0”のLSBが含まれます。次のバイトはアドレスがADDRXのレジスタ宛のデータです。続いてCSが“H”になり、転送が終了します。2番目のバーストの最初のバイトには、宛先のレジスタ・アドレス（ADDRY）および書き込みを示しているLSBが含まれます。SDIの次のバイトはアドレスがADDRYのレジスタ宛のデータです。続いてCSが“H”になり、転送が終了します。


LTC6951

276951f


動作

複数バイトの転送LTC6951のレジスタ・アドレス自動インクリメント機能を使用すれば、図18に示すように、複数バイトのデータ転送をより効率的に行うことができます。前と同様、シリアル・ポートのマスタは、最初のバイトで宛先レジスタのアドレスを送り、2番目のバイトでそのレジスタ宛のデータを送りますが、引き続き後続のレジスタ宛のバイトを送ります。バイト1のアドレスはADDRX+1、バイト2のアドレスはADDRX+2、以下同様です。レジスタ・アドレス・ポインタが19 （h13）を過ぎてインクリメントしようとすると、自動的に0にリセットされます。

自動インクリメントによるデバイスからの読み出しの例を図19

に示します。シリアル・バスのマスタからSDIに送られるバーストの最初のバイトには、宛先のレジスタ・アドレス（ADDRX）および読み出しを示している“1”のLSBが含まれます。LTC6951

ADDRX + Wr

Hi-Z

MASTER–CS

MASTER–SDI

LTC6951–SDO

BYTE X BYTE X + 1 BYTE X + 2

6951 F18

図18. シリアル・ポートの自動インクリメント書き込み

ADDRX + Rd DON’T CARE

Hi-Z Hi-Z

MASTER–CS

MASTER–SDI

LTC6951–SDO6951 F19

BYTE X BYTE X + 1 BYTE X + 2

図19. シリアル・ポートの自動インクリメント読み出し

が読み出しバーストを検出すると、SDOをHi-Z状態から抜け出させ、レジスタADDRXのデータから開始して、データ・バイトを順に送り出します。デバイスは、バーストが終了するまで、SDIの他の全てのデータを無視します。

マルチドロップ構成複数のLTC6951がシリアル・バスを共有することができます。このマルチドロップ構成では、SCLK、SDI、およびSDOが全デバイスの間で共有されます。シリアル・バスのマスタは各デバイスごとに別個のCSを使用して、必ず1個のデバイスのCS

だけがアサートされるようにする必要があります。値の大きな抵抗をSDOに接続して、Hi-Z状態の間ラインが既知のレベルに必ず戻るようにすることを推奨します。


LTC6951

286951f


動作シリアル・ポート・レジスタLTC6951のメモリマップを以下の表20に示します。詳細なビットの説明を表21に示します。“ADDR”の列に16進数で示されているレジスタ・アドレスは、各レジスタを指定するのに使います。各レジスタは読み出し専用（R）または読み出し/書き込み（R/W）のどちらかとして示されています。デバイスの起動時またはリセット後のレジスタの既定値が右側に示されています。

アドレスh00の読み出し専用レジスタは、異なる状態フラグを決めるのに使われます。これらのフラグは、レジスタh01を構成設定することにより、STATピンに直ちに出力することができます。詳細については、後述の「STAT出力」のセクションを参照してください。

アドレスh13のレジスタは、デバイス識別用の読み出し専用バイトです。

表20. シリアル・ポート・レジスタの内容ADDR MSB [6] [5] [4] [3] [2] [1] LSB R/W デフォルトh00 * UNLOCK ALCHI ALCLO LOCK LOCK REFOK REFOK R

h01 INVSTAT x[6] x[5] x[4] x[3] x[2] x[1] x[0] R/W h8A

h02 PDALL PDPLL PDVCO PDOUT PDREFPK SSYNC POR CAL R/W h00

h03 ALCEN ALCMON ALCCAL ALCULOK AUTOCAL RAO BST FILT R/W h3A

h04 BD[3] BD[2] BD[1] BD[0] * LKWIN LKCT[1] LKCT[0] R/W h93

h05 RD[5] RD[4] RD[3] RD[2] RD[1] RD[0] ND[9] ND[8] R/W h04

h06 ND[7] ND[6] ND[5] ND[4] ND[3] ND[2] ND[1] ND[0] R/W h28

h07 CPMID CPWIDE CPRST CPUP CPDN CP[2] CP[1] CP[0] R/W hA7

h08 PD[2] PD[1] PD[0] MUTE4 MUTE3 MUTE2 MUTE1 MUTE0 R/W h60

h09 SYNCEN0 OINV0 MC0[1] MC0[0] MD0[3] MD0[2] MD0[1] MD0[0] R/W h92

h0A (RAO = 0) (RAO = 1)

DLY0[7] SN

DLY0[6] SR

DLY0[5] *

DLY0[4] *

DLY0[3] *

DLY0[2] *

DLY0[1] *

DLY0[0] *

R/W R/W

h00 h00

h0B SYNCEN1 OINV1 MC1[1] MC1[0] MD1[3] MD1[2] MD1[1] MD1[0] R/W h92

h0C DLY1[7] DLY1[6] DLY1[5] DLY1[4] DLY1[3] DLY1[2] DLY1[1] DLY1[0] R/W h00

h0D SYNCEN2 OINV2 MC2[1] MC2[0] MD2[3] MD2[2] MD2[1] MD2[0] R/W h92

h0E DLY2[7] DLY2[6] DLY2[5] DLY2[4] DLY2[3] DLY2[2] DLY2[1] DLY2[0] R/W h00

h0F SYNCEN3 OINV3 MC3[1] MC3[0] MD3[3] MD3[2] MD3[1] MD3[0] R/W h92

h10 DLY3[7] DLY3[6] DLY3[5] DLY3[4] DLY3[3] DLY3[2] DLY3[1] DLY3[0] R/W h00

h11 SYNCEN4 OINV4 MC4[1] MC4[0] MD4[3] MD4[2] MD4[1] MD4[0] R/W h8B

h12 DLY4[7] DLY4[6] DLY4[5] DLY4[4] DLY4[3] DLY4[2] DLY4[1] DLY4[0] R/W h00

h13 REV[3] REV[2] REV[1] REV[0] PART[3] PART[2] PART[1] PART[0] R hX1†*不使用。 †はrevisionによって異なります。


LTC6951

296951f


動作

ビット概要デフォルト ADDR

MD4[3:0] M4分周器の値 hB h11

MUTE0 OUT0のミュート 0 h08





ND[9:0] N分周器の値 h028 h05、h06

OINV0 OUT0反転 0 h09

OINV1 OUT1反転 0 h0B

OINV2 OUT2反転 0 h0D

OINV3 OUT3反転 0 h0F

OINV4 OUT4反転 0 h11

PART[3:0] デバイス・コード h1 h13

PD[2:0] P分周器の値 h3 h08

PDALL チップ全体のパワーダウン 0 h02

PDOUT MDx、OUTxバッファ、SYNCのパワーダウン 0 h02

PDPLL REF、R DIV、PFD、CP、N DIVのパワーダウン 0 h02

PDREFPK REF入力信号検出器のパワーダウン 0 h02

PDVCO VCO、N DIV、PD、MDx、OUTxバッファ、 SYNCのパワーダウン

0 h02

POR パワーオン・リセットを強制 0 h02

RAO 出力モードに対するリファレンス整列 0 h03

RD[5:0] R分周器の値（RD[5:0] > 0） h01 h05

REFOK リファレンス有効フラグ h00

REFOK リファレンス無効フラグ h00

REV[3:0] リビジョン・コード h13

SN N分周器への同期（RAO = 1） 0 h0A

SR R分周器への同期（RAO = 1） 0 h0A

SSYNC ソフトウェアSYNC 0 h02

SYNCEN0 OUT0でSYNCをイネーブル（RAO = 0） 1 h09

SYNCEN1 OUT1でSYNCをイネーブル 1 h0B

SYNCEN2 OUT2でSYNCをイネーブル 1 h0D

SYNCEN3 OUT3でSYNCをイネーブル 1 h0F

SYNCEN4 OUT4でSYNCをイネーブル 1 h11

UNLOCK PLLアンロック・フラグ h00

x[6:0] STAT出力のORマスク h0A h01

表21. シリアル・ポート・レジスタのビット・フィールドのまとめビット概要デフォルト ADDR

ALCCAL CAL動作時にALCを自動イネーブル 1 h03

ALCEN ALCを常にイネーブル（オーバーライド） 1 h03

ALCHI ALCが高すぎるフラグ h00

ALCLO ALCが低すぎるフラグ h00

ALCMON 状態フラグについてのみALCモニタをイネーブル

0 h03

ALCULOK PLLがアンロックしたときALCをイネーブル 1 h03

AUTOCAL レジスタh05～h06が書き込まれると必ずVCOを較正

1 h03

BD[3:0] 較正のためのB分周器の値 h9 h04

BST REFバッファのブースト電流 1 h03

CAL VCOの較正を開始（自動クリア） 0 h02

CP[2:0] CPの出力電流 h7 h07

CPDN チャージポンプのDOWN（シンク電流）を強制 0 h07

CPMID ミッドレールへのCPバイアス 1 h07

CPRST CPのHi-Z 1 h07

CPUP チャージポンプのUP（ソース電流）を強制 0 h07

CPWIDE CPのパルス幅を拡張 0 h07

DLY0[7:0] M0分周器のD0遅延（RAO = 0） h00 h0A

DLY1[7:0] M1分周器のD1遅延 h00 h0C

DLY2[7:0] M2分周器のD2遅延 h00 h0E

DLY3[7:0] M3分周器のD3遅延 h00 h10

DLY4[7:0] M4分周器のD4遅延 h00 h12

FILT REF入力バッファのフィルタ 0 h03

INVSTAT STAT出力の反転 1 h01

LKCT[1:0] PLLのロック・サイクルのカウント h3 h04

LKWIN PLLロック・インジケータのウィンドウ 0 h04

LOCK PLLロック・インジケータのフラグ h00

LOCK PLLロック・インジケータのフラグの反転 h00

MC0[1:0] M0分周器の電源制御 h1 h09

MC1[1:0] M1分周器の電源制御 h1 h0B

MC2[1:0] M2分周器の電源制御 h1 h0D

MC3[1:0] M3分周器の電源制御 h1 h0F

MC4[1:0] M4分周器の電源制御 h0 h11

MD0[3:0] M0分周器の値 h2 h09

MD1[3:0] M1分周器の値 h2 h0B

MD2[3:0] M2分周器の値 h2 h0D

MD3[3:0] M3分周器の値 h2 h0F


LTC6951

306951f


動作STAT出力STAT出力ピンはレジスタh01のx[6:0]ビットおよび INVSTAT

によって設定されます。これらのビットは、式3に従って、状態レジスタh00の対応する状態フラグをビットごとにマスクするか、またはイネーブルするのに使われます。その概要を図20に示します。このビットごとのブール演算の結果は、次にSTATピンに出力されます。

STAT = （OR（Reg00[6:0] AND Reg01[6:0]））（3） exclusive-OR INVSTAT

たとえば、ALCHI、ALCLO、またはREFOKのフラグがセットされたら必ずSTATが“H”になるようアプリケーションが要求する場合は、x[5]、x[4]、およびx[0]を“1”に設定し、h31のレジスタ値を与えます。

ブロック・パワーダウン制御LTC6951のパワーダウン制御ビットはレジスタh02に置かれており、表21で説明されています。デバイスの異なる部分を個別にパワーダウンすることができます。個別出力をパワーダウンするには、表16および17を参照してください。レジスタのbit[1]、つまりPOR（パワーオン・リセット）ビットには注意する必要があります。“1”を書き込むと、このビットはデバイスのデジタル回路をその起動時の既定状態に強制的にリセットします。

6951 F20

X[0]REFOK

INVSTAT

STAT

X[1]REFOK

X[2]LOCK

X[4]ALCLO

X[5]ALCHI

X[6]UNLOCK

1

0X[3]LOCK

図20. STATの簡略回路図


LTC6951

316951f


はじめにPLLは複雑なフィードバック・システムで、概念的には周波数乗算器と考えることができます。このシステムは、VCOの周波数までREF±の周波数入力を乗算します。PFD、チャージポンプ、N分周器、VCO、および外部ループ・フィルタが帰還ループを形成して、RAOビット = 0である場合にVCOの周波数（図21を参照）を正確に制御します。PFD、チャージポンプ、N分周器、P分周器、M0分周器、VCO、および外部ループ・フィルタが帰還ループを形成して、RAOビット = 1である場合にVCOの周波数（図22を参照）を正確に制御します。R、P、M0、M1、M2、M3、およびM4分周器および周波数 fREFは、出力周波数の値と分解能の設定に使用されます。

PLLのループ帯域幅BWを設定するには、外部ループ・フィルタを使用します。通常、帯域幅を低くすると、スプリアス性能が向上します。帯域幅を広くすると、積分位相ノイズの合計を改善し、統合ジッターを減らすことができます。

アプリケーション情報

出力周波数ループがロックしているとき、RAO = 0である場合にVCOの出力に生じる周波数 fVCO（単位はHz）は、リファレンス周波数fREFおよびR分周器とN分周器の値によって決まり、式4によって与えられます。

fVCO = fREF •N

R （4）

ループがロックしているとき、RAO = 1である場合にVCOの出力に生じる周波数 fVCO（単位はHz）は、リファレンス周波数fREFおよびR、N、PおよびM0分周器の値によって決まり、式5によって与えられます。

fVCO = fREF •N •P •M0

R （5）

CP

CI

RZ

C2

R1REF

LTC6951

R DIV

N DIV

P DIV

D0 DELAY M0 DIVOUT0

OUT1

OUT2

OUT3

OUT4

TUNE

CP

(fOUT0)

(fOUT1)

(fOUT2)

(fOUT3)

(fOUT4)

(fREF)

fPFDKPFD

KVCO

fVCO

fPD

LF(s)

D1 DELAY M1 DIV

D2 DELAY M2 DIV

D3 DELAY M3 DIV

D4 DELAY M4 DIV

6951 F21

ICP

÷N

÷P

÷R

÷M0

÷M1

÷M2

÷M3

÷M4

図21．PLLループ図（RAO = 0）

CP

CI

RZ

C2

R1REF

LTC6951

R DIV

N DIV

P DIV

M0 DIVOUT0

OUT1

OUT2

OUT3

OUT4

TUNE

CP

(fOUT0)

(fOUT1)

(fOUT2)

(fOUT3)

(fOUT4)

(fREF)

fPFDKPFD

KVCO

fVCO

fPD

LF(s)

D1 DELAY M1 DIV

D2 DELAY M2 DIV

D3 DELAY M3 DIV

D4 DELAY M4 DIV

6951 F22

ICP

÷N

÷P

÷R

÷M0

÷M1

÷M2

÷M3

÷M4

図22．PLLループ図（RAO = 1）


LTC6951

326951f


アプリケーション情報PFDの周波数 fPFDは次式で与えられます。

fPFD = fREF

R （6）

したがって、RAO = 0である場合のfVCOは次のように表すことができます。

fVCO = fPFD •N （7）

したがって、RAO = 1である場合のfVCOは次のように表すことができます。

fVCO = fPFD •N •P •M0 （8）

Mx分周器の出力に生じる出力周波数 fOUTxは式9によって与えられます。

fOUTx =

fVCOP •Mx

（9）

式4～9を使うと、RAO = 0である場合のNが1だけ変化すると生じる出力周波数の分解能 fSTEPxは式10によって与えられます。

fSTEPx = fREF

R •P •Mx （10）

式5～9を使うと、RAO = 1である場合のNが1だけ変化すると生じる出力周波数の分解能 fSTEPxは式11によって与えられます。

fSTEPx = fREF •M0

R •Mx （11）

出力遅延同期により、遅延レジスタに設定されておりP分周器サイクルの数で表される値分だけ、各出力分周器の開始時間を遅延させることができます。時間の観点から遅延を計算する必要があるアプリケーションでは、DxがD0～D4である式12を使用できます。

tDx = Dx •P

fVCO （12）

ループ・フィルタの設計PLLシステムを安定させるには、外部ループ・フィルタの設計に注意が必要です。http://www.linear-tech.co.jp/software/から入手できる、リニアテクノロジーのLTC6951Wizardアプリケーションは、システム全体の設計およびシミュレーションを助けます。最適な位相ノイズおよびスプリアス特性を実現するには、図20および21に示す三次ループ・フィルタを使用します。

ループの設計には、以下のアルゴリズムを使います。

1）出力周波数 fOUTxとRAOの設定を、アプリケーションの要件に基づいて決めます。式4、5、6、および9を使って、アプリケーションの周波数の制約条件が満たされるまで、fREF、N、R、P、およびMxを変化させます。制約条件を満たす最小のR値を使います。次に、表10または表11を使ってBを計算します。

2） fPFDによって制約される開ループ帯域幅BWを選択します。ループを安定させるには、BWをfPFDより少なくとも

1桁小さくします。

3）ループ・フィルタの部品RZとチャージポンプ電流 ICPを、BWとVCOの利得係数KVCOに基づいて選択します。BW（単位はHz）は、RAO = 0の場合の次式を使って近似します。

BW ≅ICP •RZ •KVCO

2 • π •Nor

RZ = 2 • π •BW •NICP •KVCO

（13）

また、RAO = 1の場合の次式を使って近似します。

BW ≅ICP •RZ •KVCO2 • π •N •P •M0

or

RZ = 2 • π •BW •N •P •M0ICP •KVCO

（14）

ここで、KVCOの単位はHz/V、ICPの単位はアンペア、RZの単位はオームです。KVCOは、「電気的特性」の「VCOの同調感度」から求められます。部品の値によってもっと低い設定値に強制されない限り、ICP = 11.2mAを使って帯域内ノイズを下げます。


http://www.linear-tech.co.jp/software/

LTC6951

336951f


4）ループ・フィルタの部品CI、CP、C2、およびR1を、BWおよびRZに基づいて選択します。次の式を使用して、残りのループ・フィルタの部品を計算します。

CI = 4

π •BW •RZ （15）

CP = 1

12 • π •BW •RZ （16）

C2 = 1

18 • π •BW •RZ （17）

R1 = RZ （18）

EZSyncスタンドアロン設計およびプログラミングの例このプログラミング例は、DC2248AとともにLTC6951を使います。必要な以下のパラメータを仮定します。

fREF = 100MHz CMOS方形波

fOUT0 = 250MHz

fOUT1 = fOUT0に対する直角位相の250MHz

fOUT2 = 1GHz

fOUT3 = 不使用

fOUT4 = 125MHz

RAO = 0

「電気的特性」の表から

fVCO = 4.0GHz～5.0GHz

KVCO% = 2.5%Hz/V～3.7%Hz/V

アプリケーション情報分周器の値の決定「ループ・フィルタの設計アルゴリズム」に従って、分周器の全ての値を決めます。最大 fPFDは100MHzであるため、Rは1にすることができます。この場合、データ・コンバータ・アプリケーション内のfPFDを最大化すると、統合ジッターが最小化されることに注意してください。

R = 1

次に、式6および9を使用して次の値を計算します。この場合、可能であれば解決策として最小のP値を使用します。

P = 2

M0 = 8

M1 = 8

M2 = 2

M4 = 16

fPFD = 100MHz

式7を使用すると、次のようになります。

fVCO = 4GHz

N = 40

また、表10からBを決めます。

B = 384およびBD[3:0] = hB

LTC6951-1についても、fVCO = 4.3GHzの代わりに5.4GHzを使用して同じ手法を使用します。

ループ帯域幅の選択アルゴリズムの次のステップは、開ループ帯域幅を選択することです。最大BWはfPFDより少なくとも1桁小さくします。ほとんどのデータ・コンバータ・アプリケーションでは、VCOノイズと帯域内ノイズの最適な交点に帯域幅を配置します。より狭い帯域幅とより高位のループ・フィルタを使用すると、スプリアス電力を下げることができます。

LTC6951Wizardは、熱ノイズに最適化されたループ帯域幅が316kHzであることをレポートします。


LTC6951

346951f


アプリケーション情報ループ・フィルタの部品の選択ここで、ループ・フィルタ抵抗RZとチャージポンプ電流 ICPを設定します。KVCOはVCOの周波数範囲で変化するので、KVCOの幾何平均を使うと良い結果が得られます。

KVCO = 4.0 • 109 • 0.025 • 0.037

= 121.7MHz / V

ICPとして11.2mAを使用する場合、LTC6951Wizardは式13

を使用してRZを求めます。

RZ = 2 • π • 316k •40

11.2m • 121.7M

RZ = 58.3Ω

LTC6951Wizardは、式15～18を使用してCI、CP、C2、およびR1を計算します。

CI = 4π • 316k • 58.3

= 69.1nF

CP = 112 • π • 316k • 58.3

= 1.44nF

C2 = 118 • π • 316k • 58.3

= 0.96nF

R1 = 58.3Ω

状態出力のプログラミングこの例では、LTC6951がフォルト状態を発生すると、そのたびにSTATピンを使用してシステムにアラートを出します。x[5]、x[4]、x[3]、x[1] = 1をプログラムして、ALCHI、ALCLO、LOCK、またはREFOKのどのフラグがアサートされた場合も、STATピンを強制的に“H”にします。

Reg01 = h3A

パワー・レジスタのプログラミングPLLが正しく動作するには、内部ブロックを全てイネーブルし、設定された状態がデフォルト値と同じになるようにする必要があります。

Reg02 = h00

VCO ALC、AUTOCAL、およびリファレンス入力設定プログラミングALCオプション（ALCMON = ALCCAL = ALCULOK = 1）および自動リセット・オプション（AUTOCAL = 1）を設定します。ALCがアクティブなのは、較正サイクルの間かループが非同期のときだけですが、ALCHIとALCLOの状態は引き続きモニタされます。VCOは、SPI書き込み通信バーストの終了時に較正されます（ただし、自動インクリメント書き込みが全てのレジスタの書き込みに使用されている必要があります）。

表1から、100MHzのリファレンス周波数の場合はFILT = 0、CMOS方形波の場合はBST = 0です。

ここで、プログラムReg03については、プログラム例で示されている値RAO = 0を使用します。

Reg03 = h78

ロック検出プログラミング次に、fPFDからロック・インジケータのウィンドウを決めます。表6から、LKWIN = 0で tLWWは5nsであることが分かります。LTC6951は、以下の計算のように、位相がPFDのところで180°以内に一致している限り、ループが“ロックされている”とみなします。

位相 = 360° • tLWW • fPFD = 360 • 5n • 100M

≈ 180°

正しいCOUNTS値を選択する方法は、ループの帯域幅とPFD周波数の比（BW/fPFD）および上記で計算した位相の一致度によって異なります。OSRを小さくし、位相の一致度を大きくするとCOUNTSの値が大きくなりますが、アプリケーションの要件が変わります。このアプリケーションの場合は、COUNTSの値を2048にするとうまくいきます。表7から、2048

のカウントの場合LKCT[1:0] = 3です。

上記のLKCT[1:0]の値を使用し、前に決めたBD[3:0]の値を使用してReg04を設定します。

Reg04 = hB3


LTC6951

356951f


R分周器とN分周器のプログラミング前に決めた、R分周器とN分周器の値を使って、レジスタReg05～Reg06をプログラムします。AUTOCALビットが既に1に設定されているため、Reg02のCALを設定する必要はありません。

Reg05 = h04

Reg06 = h28

チャージポンプ機能および電流のプログラミングチャージポンプ機能（CPMID、CPWIDE、CPRST、CPUP、およびCPDN）をすべてディスエーブルして、ループがロックできるようにします。前に選択した11.2mAのICPを使って表8を参照すると、CP[3:0] = 7が得られます。これによって十分な情報が与えられ、Reg07を次のように設定します。

Reg07 = h07

P分周器およびミュートのプログラミングP分周器の値は既に決定されており、表14によるとPD[2:0] = h0に設定されます。各出力分周器には、このレジスタの個別のMUTE機能があります。ここでは、MUTEをオフにし、プログラムReg08を次のようにします。

Reg08 = h00

出力分周器、遅延および機能のプログラミング出力ごとに2つのレジスタを使用すると、出力を互いに独立して構成できます。最初のレジスタは、EZSyncをイネーブルするかどうか、出力を反転するかどうか、表16のCALおよび電力の動作、表15の出力分周比を制御します。2番目のレジスタは、EZSyncイベント中に遅延値を制御し、その出力のSYNCENx

ビットが“1”に設定されている場合のみ使用されます。EZSync

の電力を示すために、使用されている各出力の同期がイネーブルされます。

OUT0で同期がイネーブルされており、出力が反転されておらず、VCO CALでのミュートが設定されており、M0 = 8である場合、Reg09は次のように設定されます。

Reg09 = h93

アプリケーション情報OUT0はリファレンス出力だとみなされるため、遅延D0は0に設定されます。

Reg0A = h00

OUT1で同期がイネーブルされており、出力が反転されておらず、VCO CALでのミュートが設定されており、M1 = 8である場合、Reg0Bは次のように設定されます。

Reg0B = h93

OUT1は、OUT0に対する直角位相であると定義されます。90 °の移相はサイクルの¼であるため、M1の¼は2です。D1 = 2に設定します。

Reg0C = h02

OUT2で同期がイネーブルされており、出力が反転されておらず、VCO CALでのミュートが設定されており、M0 = 2である場合、Reg0Dは次のように設定されます。

Reg0D = h91

OUT2はリファレンス出力OUT0に応じて整列されるため、遅延D2は0に設定されます。

Reg0E = h00

OUT3は使用されないため、MC3[1:0] = 3に設定すると、他の値がオーバーライドされます。

Reg0F = h30

Reg10 = h00

OUT4で同期がイネーブルされており、出力が反転されておらず、VCO CALでのミュートが設定されており、M0 = 16である場合、Reg11は次のように設定されます。

Reg11 = h95

OUT4はリファレンス出力に応じて整列されるため、遅延D4

は0に設定されます。

Reg12 = h00

上記で定義した全てのレジスタが書き込まれ、CSが再度“H”にドライブされると、デバイスはCALルーチンを開始し、ループがロックされます。これは、Reg00を読み出し、LOCK = 1になるまで待機するか、STATピンがロジック“L”にドライブされるのを観察することにより、モニタできます。


LTC6951

366951f


アプリケーション情報同期この例の出力は現在、目的の周波数で動作していますが、互いの位相関係はランダムです。同期により、既知の再現可能な位相で動作するよう出力を強制できます。この例のこのような同期は、SYNCピンをドライブして外部で行うか、Reg02のSSYNCビットを使用して内部で行うことにより、実現できます。デバイスは設定されたばかりなので、SSYNCビットを使用し、SYNCピンを“L”でホールドします。

Reg02 = h04

最低限1ms間待機した後、Reg02を再度書き込みます。

Reg02 = h00

内部の同期プロセスが完了したら、出力は図23に示すように整列されます。

SSYNC BIT

6951 F23OUT4

OUT2

OUT1

OUT0

図23．設計用のSSYNC後の出力の例


LTC6951

376951f


EZSyncマルチチップ同期の例LTC6951は、リニアテクノロジーのEZSyncプロトコルに準拠しています。複数のカスケード式のチップを簡単に同期するには、共通のCMOS信号を使用して各チップのSYNCピンをド

アプリケーション情報ライブします。カスケード式のチップに対するSYNCのスキューが10µs未満であり、SYNCの“H”および“L”の時間が少なくとも1msである限り、このパルスの正確なタイミングに関する要件は存在しません。

LTC6951TUNE

SYNC

GND

CP

C2

RZ

R1

CI

R DIVIDER

N DIVIDER

P DIVIDER

D0DELAY

D1DELAY

D2DELAY

D3DELAY

D4DELAY

M4DIV

M3DIV

M2DIV

M1DIV

M0DIV

CHARGEPUMP


REF+REFOSC

REF–

STAT

CS

SCLK

SDI

SDO

SERIALPORT

V+ VCP+VVCO

+

3.3V 5V

50Ω

6951 F24

OUT2+

OUT2–M2DIV

D2DELAY

OUT1+

OUT1–M1DIV

D1DELAY

OUT0+

OUT0–M0DIV

D0DELAY

V+

3.3V

SCLK

CSGND

SDO

SDI

OUT1SEL

OUT2SEL

OUT3SEL

SYNC

IN+

IN–

LTC6954-1

100Ω

3.3V

SYNCCONTROL

SERIALPORT

SYNCCONTROL

OUT1+

OUT1–

OUT0+

OUT0–

OUT2+

OUT2–

OUT3+

OUT3–

OUT4+

OUT4–

CP

CONTROLLERLTC6951

FOLLOWERLTC6954

SYNC

CMOS BUFFER

図24．EZSyncマルチチップ同期設計例のブロック図


LTC6951

386951f


アプリケーション情報LTC6951はクロック・ジェネレータであるため、EZSyncのCONTROLLERとして定義されます。LTC6950やLTC6954などの任意のCONTROLLERに接続されたEZSyncデバイスは、FOLLOWERとして定義されます。FOLLOWERをドライブするCONTROLLER出力はフォロワ・ドライバであるとみなされ、FOLLOWERに同期されたCONTROLLER出力はフォロワ同期であるとみなされます。EZSyncプロトコルの完全な説明については、LTC6950に関する「LT Journal」の記事（http://cds.

linear-tech.co.jp/docs/en/lt-journal/LTJournal-V24N4-02-df-

LTC6950-ChrisPearson.pdf）を参照してください。この例では、図24に示すように配線されたLTC6954-1 FOLLOWERに対するCONTROLLERとしてLTC6951を設定し、全ての出力を同期する方法を示します。

このプログラミング例では、LTC6951とともにLTC6954-1を使用します。LTC6951 OUT2±出力とLTC6954-1 IN±入力の間でAC結合コンデンサを使用することは許可されません。LTC6951に対して必要な以下のパラメータを仮定します。


fOUT0 = 250MHz


fOUT2 = LTC6954-1までルーティングされた1GHz

fOUT3 = 不使用

fOUT4 = 125MHz

RAO = 0

LTC6954-1に対して必要な以下のパラメータを仮定します。

fIN = LTC6951 OUT2からの1GHz

fOUT0 = 250MHz

fOUT1 = 250MHz

fOUT2 = 1GHz

また、目標は、LTC6951のOUT0、OUT1、OUT4をLTC6954-1

のOUT0、OUT1、OUT2に同期することです。EZSyncは、LTC6951のOUT0、OUT1、OUT4をフォロワ同期、LTC6951

のOUT2をフォロワ・ドライバとして定義します。

分周器の値の決定この例では、最初の例の値を使用します。変更は必要に応じて示します。LTC6951の場合、次のようになります。

R = 1

P = 2

M0 = 8

M1 = 8

M2 = 2

M4 = 16

fPFD = 100MHz

N = 40

B = 384およびBD[3:0] = hB

LTC6954-1の場合、次のようになります。

M0 = 4

M1 = 4

M2 = 1

ループ・フィルタの部品の選択このループでは、前の例と同じ部品を使用します。

RZ = 58.3Ω

CI = 69.1nF

CP = 1.44nF

C2 = 0.96nF

R1 = 58.3Ω


http://cds.linear.com/docs/en/lt-journal/LTJournal-V24N4-02-df-LTC6950-ChrisPearson.pdf



LTC6951

396951f


LTC6951レジスタのプログラミング Reg01 = h3A

Reg02 = h00

Reg03 = h78

Reg04 = hB3

Reg05 = h04

Reg06 = h28

Reg07 = h07

Reg08 = h00

Reg09 = h93

遅延設定は、LTC6951が各出力のモードを実装するのに使用する設定です。この例では、OUT0、OUT1、OUT4がフォロワ同期、OUT2がフォロワ・ドライバです。LTC6954-1では、出力の切り換えを開始する前に入力に対して7回のクロック・サイクルが必要です。フォロワ・ドライバとしてのOUT2は、リファレンス・ポイントとして遅延0で定義されます。LTC6951のフォロワ同期出力は全て、7回のフォロワ・ドライバ・クロック・サイクル分遅延する必要があります。この計算を行うために必要な情報は、フォロワ・ドライバ（MFD）の分周比と目的の出力（Dx）の遅延です。各出力に対する次の式の結果が、フォロワ同期遅延（DFSX）です。

DFSX = Dx＋MFD • 7 （19）

この式にM2 = MFD = 2およびD0 = 0を使用します。

DFS0 = 0＋2 • 7 = 14

したがって次のようになります。

Reg0A = h0E

Reg0B = h93

OUT1がOUT0に対して直角位相のままにするには、式17にD1 = 2を使用します。

DFS1 = 2＋2 • 7 = 16


Reg0C = h10

Reg0D = h91

アプリケーション情報フォロワ・ドライバの遅延D2を0に設定します。

Reg0E = h00

Reg0F = h30

Reg10 = h00

Reg11 = h95

また、OUT4もD4 = 0でフォロワ同期です。

DFS4 = 0＋2 • 7 = 14


Reg12 = h0E


LTC6954-1レジスタのプログラミングデバイスが起動していることを確認します。

Reg00 = h00

SYNC_EN0 = 1、およびOUT0の遅延 = 0に設定します。

Reg01 = h80

OUT0の分周 = 4に設定します。

Reg02 = h04


Reg03 = h80


Reg04 = h04


Reg05 = h80


Reg06 = h01


LTC6951

406951f



SYNC

6951 F25

LTC6954 OUT1

LTC6954 OUT2

LTC6954 OUT0

LTC6951 OUT4

LTC6951 OUT2

tPD 6954

7 FOLLOWER-DRIVER CLOCK CYCLES

LTC6951 OUT1

LTC6951 OUT0

図25．EZSync設計用のSYNC後の出力の例

同期この例の出力は現在、目的の周波数で動作していますが、互いの位相関係はランダムです。同期により、既知の再現可能な位相で動作するよう出力を強制できます。この例のこのような同期は、各デバイスのSYNCピンを最低限1ms間“H”にドライブしてから、SYNCピンを再度“L”にドライブすることに

より、実現できます。デバイス間のSYNCのスキューは最大10µsにすることができ、依然として正しい同期を実現します。内部の同期プロセスが完了したら、出力は図25に示すように整列されます。


LTC6951

416951f


ParallelSyncマルチチップ同期の例リニアテクノロジーのParallelSyncプロトコルは、共通のリファレンスと並列に接続された複数のLTC6951の出力を同期する方法です。並列接続の場合、同期を実現するためにクロック・パスのカスケードが必要ないため、最善のジッター性能を得ることができます。この方法はまた、単一のリファレンス・バッ

アプリケーション情報クプレーンで複数のLTC6951ドーター・カードを使用するアプリケーションの場合も役立ちます。

ParallelSyncを使用すると、複数のLTC6951にわたる出力が全て、位相で整列されるだけでなく、リファレンス入力に対してCMOS SYNCパルスを自動的に同期できる限り、初回の開始時にも整列されます。これを行うには、LTC6951をリファレ

6951 F26

SYNC N

REF N

CHIP N

SYNC 1

REF 1

CHIP 1

REFOSC

REF 1

REF N

SYNCPULSE

SYNC 1

SYNC N

LTC6951TUNE

SYNC

GND

CP

C2

R1R DIVIDER

P DIVIDER

D1DELAY

D2DELAY

D3DELAY

D4DELAY

M4DIV

M3DIV

M2DIV

M1DIV

M0DIV

CHARGEPUMP


REF+

REF–

STAT

CS

SCLK

SDI

SDO

SERIALPORT

V+ VCP+VVCO

+

3.3V 5V

50Ω

SYNCCONTROL

OUT1+

OUT1–

OUT0+

OUT0–

OUT2+

OUT2–

OUT3+

OUT3–

OUT4+

OUT4–

CP

RZ

CIN DIVIDER

LTC6951TUNE

SYNC

GND

CP

C2

R1R DIVIDER

N DIVIDER

P DIVIDER

D1DELAY

D2DELAY

D3DELAY

D4DELAY

M4DIV

M3DIV

M2DIV

M1DIV

M0DIV

CHARGEPUMP


REF+

REF–

STAT

CS

SCLK

SDI

SDO

SERIALPORT

V+ VCP+VVCO

+

3.3V 5V

50Ω

SYNCCONTROL

OUT1+

OUT1–

OUT0+

OUT0–

OUT2+

OUT2–

OUT3+

OUT3–

OUT4+

OUT4–

CP

RZ

CI

10Ω

10Ω

図26．ParallelSyncマルチチップ同期設計例のブロック図


LTC6951

426951f


アプリケーション情報ンス整列出力モード（RAOビット）にする必要があります。これにより、図22に示すようにループが再構成されます。これにより、P分周器およびM0分周器がループに入れられるため、OUT0のエッジをN分周器と一致させるとともに、ループの推論によってR分周器と一致できます。この例では、LTC6951を設定してから、SYNCピンを使用して、図26に示すシステムについて位相と時間を整列する出力を作成する方法を示します。リファレンス入力およびSYNC入力は分割され、個々のチップに送られます。並列LTC6951の数は、正確なリファレンスおよびSYNCタイミングを維持できる能力によってのみ制限されます。

このプログラミング例では、完全に同じように設定されたLTC6951を複数使用します。必要な以下のパラメータを仮定します。


fOUT0 = 250MHz


fOUT2 = 500MHz

fOUT3 = 不使用

fOUT4 = 125MHz

RAO = 1




分周器の値の決定「ループ・フィルタの設計アルゴリズム」に従って、分周器の全ての値を決めます。式8と式9を再編成すると、次のようになります。

fOUT0 = fREF •N

R

NとRは整数である必要があるため、次のような、Nを整数にする最小のRを選択します。

R = 2

次に、式6および9を使用して次の値を計算します。この場合、可能であれば解決策として最小のP値を使用します。

P = 2

M0 = 8

M1 = 8

M2 = 4

M4 = 16

fPFD = 50MHz


N = 5


B = 256およびBD[3:0] = hA


ループ帯域幅の選択

アルゴリズムの次のステップは、開ループ帯域幅を選択することです。最大BWはfPFDより少なくとも1桁小さくします。ほとんどのデータ・コンバータ・アプリケーションでは、VCOノイズと帯域内ノイズの最適な交点に帯域幅を配置します。より狭い帯域幅とより高位のループ・フィルタを使用すると、スプリアス電力を下げることができます。


ループ・フィルタの部品の選択ここで、ループ・フィルタ抵抗RZとチャージポンプ電流 ICPを設定します。KVCOはVCOの周波数範囲で変化するので、KVCOの幾何平均を使うと良い結果が得られます。

KVCO = 4.0 • 109 • 0.025 • 0.037

= 121.7MHz / V



RZ = 2 • π • 230k • 5 • 2 • 811.2m • 121.7M

RZ = 84.8Ω


LTC6951

436951f


LTC6951Wizardは、式15～18を使用してCI、CP、C2、およびR1を計算します。

CI = 4π • 230k • 84.8

= 65.3nF

CP = 112 • π • 230k • 84.8

= 1.36nF

C2 = 118 • π • 230k • 84.8

= 0.91nF

R1 = 84.8Ω

レジスタのプログラミング Reg01 = h3A

Reg02 = h00

RAOビット = 1を書き込み、AUTOCALをオフにします（CAL

ビットは後で設定する必要があります）。

Reg03 = h74

新しいBの値を設定します。

Reg04 = hA3

新しいRおよびNの値を書き込みます。

Reg05 = h08

Reg06 = h05

Reg07 = h07

Reg08 = h00

RAO = 1でReg09のOUT0の構成が変更されます。SYNCEN0は非アクティブであるため0に設定します。

Reg09 = h13

RAO = 1のReg0Aには現在、同期動作を制御するSNおよびSRビットが含まれます。時間の整列を正確に行うには、SN = 1を設定するとともに、R ≥ 2であるためSR = 1を設定します。

Reg0A = hC0

Reg0B = h93

OUT1は、OUT0に対して直角位相になるよう定義されています。これは前の例では、初期遅延の2 （D1i = 2）です。図11を参照すると、出力は、N分周器のタイミングの再設定イベント

アプリケーション情報後にPサイクルが18回繰り返されるまで開始されていません。このモードではOUT0には常にN分周器で立ち上がりエッジがあるため、遅延が設定されている同じ地点にOUT1を移動する必要があります。これを行うには、1つのNサイクル内にいくつのPサイクルがあるかを確認し、18を引く必要があります。次の式を使用して正しい遅延を割り出します。この場合、Dxi

は目的の初期遅延です。

Dx = Dxi+ CEILING

18N •M0

•N •M0 − 18 （20）

この例では、次のようになります（D1i = 2）。

D1 = 2＋1 • 5 • 8 – 18 = 24

次のこの遅延をReg0Cに設定します。

Reg0C = h18

M2 = 4で、この場合、MD2[3:0] = h2に設定されます。

Reg0D = h92

式18により、D2（およびD4）も計算されます。この場合、D2iおよびD4iを0に設定します。

D2 = D4 = 0＋1 • 5 • 8 – 18 = 22

これをReg0E（およびOUT4についてはReg12）に書き込みます。

Reg0E = h16

Reg0F = h30

Reg10 = h00

Reg11 = h95

Reg12 = h16

この例では、AUTOCALはオフになっています。VCOを正確に較正するには、CALビットを“1”に設定する必要があります。

Reg02 = h01

VCOまたはループのプログラミング（R、N、P、またはM0）が全て完了した後、CALビットを設定するためのReg02の書き込みを行う必要があります。Reg02が書き込まれ、CSが再度“H”にドライブされると、デバイスはCALルーチンを開始し、ループがロックされます。これは、Reg00を読み出し、LOCK = 1になるまで待機するか、STATピンがロジック“L”にドライブされるのを観察することにより、モニタできます。較正ルーチンが終了すると、CALビットは自己クリアします。


LTC6951

446951f


アプリケーション情報同期この例の全てのLTC6951の出力は現在、目的の周波数で動作していますが、互いの位相関係はランダムです。複数のLTC6951にわたって同期するには、REF信号と同期するSYNC出力を作成してから、これを全てのLTC6951に渡すと同時に、セットアップとホールドのタイミングに関する要件を満たすことができるシステム・マスタが必要です。この例では、SYNCの両方のエッジを使用して出力を整列します。立ち上がりエッジにより、システムは図5に示すようなREF入力とR分周器出力の間の関係を把握できるようになります。この時点では、複数のLTC6951にわたるR分周器出力は全て、同じ位相関係を持ちます。

この場合、SYNCが“H”にドライブされたときにループのフェーズロックが失われる可能性があることに注意してください。ループの帯域幅が10kHzより十分高い限り、SYNCに要求される1msの“H”時間中もループが安定します。

R ≥ 2の場合にREFから出力までの待ち時間を再現可能にするには、式2に示すようにSYNCパルスが正確にREFCYCLESと同じ幅である必要があります。この式はREFから出力までの再現可能な待ち時間に対してのみ使用されることに注意してください。この計算をしなくても全てのLTC6951にわたる同期は依然として機能しますが、待ち時間はRのカウントによって変化します。

REFCYCLES = 2 • CEILING1ms • 100M

2

+ 1

= 100,001

SYNCが再度“L”にドライブされたら、この例で使用されている全てのLTC6951の出力が、図27に示すように整列します。

SYNC

6951 F27

R DIV(INTERNAL)

REF

OUT4

OUT2

40 P CYCLES

1 R DIV CYCLE

OUT1

OUT0

図27．ParallelSync設計用のSYNC後の出力の例


LTC6951

456951f


JESD204Bの例JESD204Bのサブクラス1インタフェースのクロッキングを実現するには、図28の回路例に示すようにLTC6951で、2つのデュアルA/Dコンバータ、1つのFPGA、および1つの1:3 SYSREF

バッファを使用します。複数のコンバータ・デバイスを整列し、シリアル・リンクにわたって再現可能かつ設定可能な待ち時間を実現するために、システム内の全てのデバイス上の内部

アプリケーション情報クロック分周器とローカル・マルチフレーム・クロック（LMFC）がパルス（またはパルス・トレイン）SYSREFによって同期されます。SYSREF信号がA/DコンバータおよびFPGAクロックに同期された状態を維持し、デバイスによって指定されたセットアップとホールドのタイミングを満たすよう注意する必要があります。

6951 F28

LTC6951

REFREF CLK

OUT0

OUT2OUT3

OUT4OUT1

ADC

ADC

IN0

IN1

DIGITALSERDES

DIVIDEBY N

ADC CLK

ADC

ADCIN2

IN3

DIGITALSERDES

DIVIDEBY N

SYSREF

FPGA CLK

SYSREF FPGA

MGMT CLK

ADC CLK SYSREF

1:3 BUFFER

ENEN

LANE 0

LANE 1

SYNC~

SYNC~

LANE 2

LANE 3

DUAL ADC

DUAL ADC

図28．JESD204Bのサブクラス1設計例のブロック図


LTC6951

466951f


アプリケーション情報この例では、必要な以下のパラメータを仮定します。

fREF = 61.44MHz（50Ωに7dBm）

fOUT0 = fSYSREF = 9.6MHz

fOUT1 = fADC = 614.4MHz

fOUT2 = fADC = 614.4MHz

fOUT3 = fFPGA = 153.6MHz

fOUT4 = fMGMT = 102.4MHz

RAO = 0




分周器の値の決定「ループ・フィルタの設計アルゴリズム」に従って、分周器の全ての値を決めます。最大 fPFDは100MHzであるため、Rは1にすることができます。この場合、データ・コンバータ・アプリケーション内のfPFDを最大化すると、統合ジッターが最小化されることに注意してください。

R = 1

次に、式6および式9を使用して以下のLTC6951の値を計算します。

P = 2

M0 = 256

M1 = 4

M2 = 4

M3 = 16

M4 = 24

fPFD = 61.44MHz


fVCO = 4.9152GHz

N = 80


B = 256およびBD[3:0] = hA


ループ帯域幅の選択アルゴリズムの次のステップは、開ループ帯域幅を選択することです。最大BWはfPFDより少なくとも1桁小さくします。ほとんどのデータ・コンバータ・アプリケーションでは、VCOノイズと帯域内ノイズの最適な交点に帯域幅を配置します。より狭い帯域幅とより高位のループ・フィルタを使用すると、スプリアス電力を下げることができます。


ループ・フィルタの部品の選択ここで、ループ・フィルタ抵抗RZとチャージポンプ電流 ICPを設定します。KVCOはVCOの周波数範囲で変化するので、KVCOの幾何平均を使うと良い結果が得られます。

KVCO = 4.9152 • 109 • 0.025 • 0.037

= 149.5MHz / V



RZ = 2 • π • 251k •8011.2m • 149.5M

RZ = 75.3Ω

LTC6951Wizardは、式15～16を使用してCI、CPを計算します。

CI = 4π • 251k • 75.3

= 67.4nF

CP = 112 • π • 251k • 75.3

= 1.4nF

C2 = 118 • π • 251k • 75.3

= 0.94nF

R1 = 75.3Ω


LTC6951

476951f


レジスタのプログラミング Reg01 = h3A

Reg02 = h00

表1から、61.44MHzのリファレンス周波数ではFILT = 0です。次に、7dBmをVP–Pに変換します。正弦波の場合は、R = 50

で次の式を使用します。

VP−P ≅ R • 10(dBm−21) 20 （21）

これにより、VP–P = 1.41Vとなり、表2に従って、BST = 1に設定します。

Reg03 = h7A

Bの値を設定します。

Reg04 = hA3

新しいRおよびNの値を書き込みます。

Reg05 = h04

Reg06 = h50

CPの値を書き込みます。

Reg07 = h07

PおよびMUTExの値を書き込みます。

Reg08 = h00

表15を使用してM分周器の値を書き込みます。

Reg09 = h9D

Reg0B = h92

アプリケーション情報 Reg0D = h92

Reg0F = h95

OUT4は、FPGA管理クロックを実行します。このクロックは、同期をオフにし、VCO較正中にミュートしないことにより、絶え間なく動作します。M4分周器の値には表15を使用します。

Reg11 = h06


遅延設定および同期この例の出力は現在、目的の周波数で動作していますが、互いの位相関係はランダムです。この例の遅延設定を調整することにより、SYSREFの立ち上がりエッジが、同時に発生するA/Dコンバータ・クロックとFPGAクロックの立ち上がりエッジより前に発生するようにする必要があります。計算では、SYSREF上の1:3ファンアウト・バッファの伝播遅延を補正する必要があります。A/Dコンバータ・クロックに対するSYSREF

のセットアップ時間とFPGAに対するSYSREFのセットアップ時間とともに、ファンアウト・バッファの最大伝播遅延を把握することが重要です。この例では、A/Dコンバータのセットアップ時間は200ps、FPGAのセットアップ時間は250psです。次の式では、セットアップ時間 tSETUPを計算します。

tSETUP = MAX（200ps, 250ps） = 250ps

6951 F29

OUT0

OUT2

OUT3

>tSETUP

tPDBUFFER

OUT1

SYSREF

図29．JESD204Bのサブクラス1のSYSREF立ち上がり時のSSYNC後の出力の例


LTC6951

486951f


アプリケーション情報ファンアウト・バッファの伝播遅延 tPDBUFFERは500psです。OUT0からの最大セットアップ時間は、次のとおりです。

tDOUT0 = tSETUP＋tPDBUFFER = 750ps

Dx = 1の場合のLTC6951の遅延時間は、次のとおりです。

t1Dx = P

fVCO= 406.9ps

セットアップのタイミングを満たすには、Dxに関する次の式を解く必要があります。

t1Dx • Dx > tDOUT0

Dx > tDOUT0

t1Dx> 750ps

406.9ps>1.84

Dxは整数であるため、端数を切り上げる必要があります。このため、OUT0は、OUT1、OUT2、OUT3の前に少なくとも2

回の遅延設定またはサイクルで発生する必要があります。また、基板および配線の遅延についても考慮する必要がありますが、この場合、これらの計算の変更の原因となる可能性があります。遅延設定は全て正数であるため、目的の結果を得るには、OUT0の遅延は0として設定し、他の出力は2サイクル単位で遅延させます。新しい遅延設定は、D0 = 0およびD1 = D2 = D3 = 2です。

Reg0A = h00

Reg0C = h02

Reg0E = h02

Reg10 = h02

OUT4の同期はディスエーブルされているため、Reg12を設定する必要はありません。遅延設定を有効にするには、デバイスを同期させる必要があります。これを行う最も簡単な方法は、SSYNCビットを1に書き込むことです。

Reg02 = h04

最低限1ms間待機した後、Reg02を再度書き込みます。

Reg02 = h00

内部の同期プロセスが完了したら、出力は図29に示すようにSYSREFの立ち上がりエッジで整列されます。

JESD204B SYSREFに関する検討事項JESD204Bサブクラス1の整列に関する完全な手順はこのデータシートの範疇を超えています。しかし、レーンの整列を実現できた後にSYSREFパルスをオフにすることにより、電力を節約したり、システム内で発生する可能性があるビート周波数を削減したりできる場合があります。SYSREFをA/Dコンバータ・クロックおよびFPGAクロックに同期したままにするには、SYSREF分周器のM0を常に動作したままにしておくことが重要です。図28に示すように1:3ファンアウト・バッファにイネーブル・ピンがある限り、SYSREFが必要ない場合はOUT0バッファをパワーダウンし、ファンアウト・バッファをディスエーブルしてください。表16を使用して、MC0[1:0] = 2を設定し、レジスタを書き込みます。

Reg09 = AD

SYSREFが必要な場合は、レジスタを再度書き込みます。

Reg09 = 9D

リファレンスの信号源に関する検討事項高品質の信号をREF±入力に与える必要があります。それらは、PLL全体のリファレンス周波数となります。前に述べたように、デバイスの帯域内位相ノイズ特性を達成するには、少なくとも6dBmの正弦波を50Ωに与えるか、またはスルーレートが少なくとも40V/µsの少なくとも0.5VP–Pの方形波を与えます。

LTC6951はシングルエンドでCMOSレベル（2.7VP–Pより上）にドライブすることができます。リファレンス信号をREF+に直接入力し、47pFのコンデンサでREF–をGNDにバイパスします。BSTビットも、表2に与えられているガイドラインに従って、ゼロに設定する必要があります。入力が方形波であるため、FILTを“0”に設定することを推奨します。

LTC6951は、正規化された帯域内位相ノイズフロアとしてLNORM = –229dBc/Hz（標準）を達成します。その等価入力位相ノイズフロアLINを計算するには、式22を使います。

LIN = LNORM＋10 • log10（fREF）（22）

たとえば、10MHzのリファレンス周波数を使うと、–159dBc/Hz

の入力位相ノイズフロアになります。システム全体の性能を制限しないためには、リファレンス周波数信号源の位相ノイズを、これより3dB以上向上させる必要があります。


LTC6951

496951f


帯域内出力位相ノイズfOUTxに生じる帯域内位相ノイズフロアLOUTは、式23を使って計算することができます。

LOUT = LNORM + 10 • log10(fPFD)

+ 20 • log10fOUTxfPFD

（23）

または、

LOUT = LNORM + 10 • log10(fPFD)

+ 20 • log10N

P •Mx

LNORMは–229dBc/Hzです。

見られるとおり、PFDのある周波数 fPFDに対して、出力の帯域内位相ノイズは、N分周器のカウントのデカード当たり20dB

の率で増加します。したがって、ある出力周波数 fOUTxに対して、fPFDをできるだけ大きくし（つまり、Nをできるだけ小さくし）、なおかつアプリケーションの周波数ステップ・サイズの要件を満たすようにします。

1/fノイズによる出力位相ノイズ非常に低いオフセット周波数での帯域内位相ノイズは、fPFD

に応じて、LTC6951の1/fノイズの影響を受けることがあります。–277dBc/Hzの正規化された帯域内1/fノイズL1/fを式24

に使って、ある周波数オフセットfOFFSETでの出力の1/f位相ノイズを近似します。

LOUT(1/ f)(fOFFSET) = L1/ f + 20 • log10(fOUTx)

–10 • log10 fOFFSET( ) （24）

帯域内ノイズフロアLOUTとは異なり、1/fノイズLOUT(1/f)はfPFDに伴って変化せず、オフセット周波数全体にわたって一定ではありません。5MHzおよび100MHzのfPFDの帯域内位相ノイズの例については、図30を参照してください。全位相ノイズは、LOUTとLOUT(1/f)の和になります。


TOTAL NOISEfPFD = 5MHz

TOTAL NOISEfPFD = 100MHz

1/f NOISECONTRIBUTION

OFFSET FREQUENCY (Hz)10 100 1k 10k 100k

–130

–125

–120

–115

–110

–105

–100

–95

PHAS

E NO

ISE

(dBc

/Hz)

6951 F30

図30．理論上の帯域内ノイズ、fOUTx = 2500MHz

リファレンス信号の配線、スプリアス、および位相ノイズチャージポンプはPFDの比較周波数fPFDで動作します。結果として生じる出力のスプリアス・エネルギーは小さく、VCO周波数を変調する前にループ・フィルタによってさらに減少します。

ただし、PCBのレイアウトが不適切だと、LTC6951の本来のスプリアス性能が低下することがあります。リファレンス信号fREFが、VCOの同調ライン、または他のループ・フィルタの信号に結合しないように注意する必要があります。推奨事項は以下のとおりです。

1）電圧の等しい電源ピンの間では電源デカップリング・コンデンサを共有しないでください。

2）各電源デカップリング・コンデンサ、特にVREF+、VD

+、VOUT

+、VRF+、VCP

+、およびVVCO+に接続するコンデンサ

には別々にグランド・ビアを使います。

3）リファレンス周波数信号はループ・フィルタおよびVCOから物理的に離します。

4）パッケージの下にあるCMA、CMB、CMCの各パッドの間にはトレースを配置しないでください。配置すると位相ノイズが悪化する可能性があります。


LTC6951

506951f



SRおよびSNモードのリファレンス信号と SYNCタイミングRAOを“1”、SNおよびSRビットを“1”に設定すると、REF±の入力とSYNCの入力の間で正確なタイミングをとることが可能になります。LTC6951は、さまざまなレベルの正弦波または方形波のリファレンス入力やBSTまたはFILTの全ての設定を使用したり、SYNCパルスのセットアップとホールドのタイミングに関して一貫した性能を実現したりできるよう設計されています。SRに関する図31またはSNに関する図32に示す性能特性を持つREF+およびSYNCに適用されるCMOSレベルについて、パラメータtSSおよび tSHがテストおよび指定されています。

リファレンスは依然として高品質の信号である必要があり、50Ωの伝送線路に配線するのが最善です。通常、CMOS分周器は50Ωをドライブできないため、リファレンス出力とともに100Ωを直列で配置してから、伝送線路に適用し、できるだけLTC6951に近い場所でGNDに50Ωの負荷をかけることを推奨します。前述の「リファレンスの信号源に関する検討事項」を参照してください。テスタではSYNCおよびREF+信号の立ち上がり時間と立ち下がり時間は1nsです。

tSS

tSH

1.55VSYNC

REF+ 50%

6951 F31

図31．SYNCからREFへの立ち上がりのタイミングの詳細（RAO = SR = 1）

tSStSH

0.8VSYNC

REF+ 50%

6951 F32

図32．SYNCからREFへの立ち下がりのタイミングの詳細（RAO = SN = 1）

電源バイパスおよびPCBレイアウトに関するガイドラインPCBをレイアウトするときは、電源デカップリングとグランドのインダクタンスを最小に抑えるよう注意が必要です。「ピン機能」のセクションで説明されているように0.01µFまたは0.1µF

のセラミック・コンデンサをできるだけピンの近くに配置して、電源のすべてのV+ピンをグランド・プレーンに直接バイパスします。電源デカップリング・コンデンサを含む全てのグランド接続に、グランド・プレーンへの複数のビアを使います。

パッケージの露出パッドはグランド接続なので、PCBのランドに直接半田付けする必要があります。PCBのランド・パターンには、グランドのインダクタンスと熱抵抗の両方を減らすために、グランド・プレーンへの複数のサーマル・ビアを配置します（図33の例を参照）。電子性能と熱性能に接地する例については、DC2248Aのレイアウトを参照してください。ランド・パターンとランド・ビアの半田マスクに関する具体的な推奨事項に関しては、リニアテクノロジーのWebサイトのパッケージ情報のページの「QFNパッケージユーザーガイド」の8ページを参照してください。下にリンクを示します。

http://www.linear-tech.co.jp/docs/14077

6951 F33

図33．PCBのトップ・メタル層のピンおよび露出グランド・パッドの設計。ピン25、29、32、40は信号グランドであり、

露出パッドの金属に直接接続されている


http://www.linear-tech.co.jp/docs/14077

LTC6951

516951f



A/Dコンバータのクロック制御とジッタの要件きれいな信号にノイズを直接加えると、その信号対ノイズ比（SNR）は明らかに低下します。データ収集アプリケーションでは、ノイズの多いクロック信号できれいな信号をデジタル化することで、やはりSNRが低下します。この問題は、位相ノイズの代わりにジッタを使用して時間領域で説明するのが最善です。この説明では、ジッタがホワイト・ノイズ（周波数に対して強度が平坦）であり、ガウス分布に従うと仮定します。

A/Dコンバータ、入力信号アンプ、およびサンプリング・クロックから成る標準的なデータ収集回路に入力される正弦波信号を図34に示します。また、正弦波をそのゼロ交差点でサンプリングするための3つの信号サンプリング・シナリオも示しています。

最初のシナリオでは、完全な正弦波入力をノイズのないアンプでバッファしてA/Dコンバータを駆動します。サンプリングは完全なゼロ・ジッタ・クロックによって行なわれます。付加ノイズまたはサンプリング・クロックのジッタがない場合、A/Dコンバータのデジタル化出力値は非常に明確に決まり、サイクル単位で完全に再現可能です。

2番目のシナリオでは、完全な正弦波入力をノイズの多いアンプでバッファしてA/Dコンバータを駆動します。サンプリングは完全なゼロ・ジッタ・クロックによって行なわれます。付加ノ

イズはデジタル化値の不確実性の原因となるので、SNRを低下させる誤差項が生じます。このシナリオでは、信号にノイズを加えることでSNRの低下が予想されます。

3番目のシナリオでは、完全な正弦波入力をノイズのないアンプでバッファしてA/Dコンバータを駆動します。サンプリングは付加ジッタのあるクロック信号によって行なわれます。信号はスルーイングしているので、前のシナリオの場合と同様、クロック信号のジッタはデジタル化値および誤差項での不確実性につながることに注意してください。この場合も、この誤差項はSNRを低下させます。

実際のシステムには、付加的なアンプ・ノイズとサンプル・クロック・ジッタの両方があります。いったん信号がデジタル化されると、SNR低下の根本原因（アンプ・ノイズかサンプリング・クロック・ジッタか）を突き止めるのは、実質的に不可能です。

サンプル・クロック・ジッタによってSNRが低下するのは、アナログ入力信号がスルーイングしている場合だけです。アナログ入力信号が静止信号（DC）の場合、サンプリングがいつ行われるかは問題になりません。さらに、高速のスルーイング信号は低速のスルーイング信号より誤差が大きく（ノイズが多く）なります。この影響を図35に示します。高速のスルーイング信号の誤差項が低速のスルーイング信号の場合よりどの程度大きいかに注意してください。データ・コンバータのSNR性能を

6951 F34

SINE WAVEINPUT SIGNAL WITH

NOISELESS AMP

SAMPLING CLOCK WITH ADDED JITTER

∆V = VERROR

tJ


NOISY AMP

SINE WAVEINPUT SIGNAL

PERFECT SAMPLING CLOCK

∆V = VERROR


NOISELESS AMP

PERFECT SAMPLING CLOCK

VSAMPLE

SAMPLING CLOCK

BITSADCAMP

図34．ノイズの多いアンプとジッタのあるサンプリング・クロックのサンプリング誤差の影響を示す標準的なデータ収集回路


LTC6951

526951f


アプリケーション情報維持するため、周波数が高い入力信号のデジタル化では、周波数の低い入力信号を使用するアプリケーションよりかなりジッタが少ないクロックが必要です。

6951 F35tJ

∆V = VERROR(SLOW)∆V = VERROR(FAST)

FASTSINE WAVE

SLOWSINE WAVE

図35．ジッタのあるクロックを使ってサンプリングした高速および低速の正弦波信号

アナログ入力信号の周波数がサンプル・クロックのジッタ要件を決定することに注意することが重要です。実際のサンプル・クロック周波数は問題になりません。高周波数信号をアンダーサンプルする多くのA/Dコンバータ・アプリケーションには、特に困難なサンプル・クロック・ジッタ要件があります。

サンプリング・クロック・ジッタによるSNRの低下では、直感的感覚を得るのに前述の説明が役立ちました。量的には、与えられたアプリケーションの実際のサンプル・クロック・ジッタ要件は以下のように計算されます。

tJ(TOTAL) = 10

–SNRdB

20

2• π • fSIG(25) (25)

ここで、fSIGはデジタル化する最高周波数の信号（Hz）であり、SNRdBはSNR要件（dB）であり、tJ(TOTAL)は全RMSジッタ（秒）です。全ジッタは、A/Dコンバータのアパーチャ・ジッタと、次式で計算されるサンプル・クロック・ジッタのRMS値の合計です。

tJ(TOTAL) = t 2

J(CLK) + t 2J(ADC) (26) (26)

あるいは、与えられた全ジッタについて、達成可能なSNRは次のように計算されます。

SNRdB = –20log10 2• π • fSIG • tJ(TOTAL)( ) (27) (27)

これらの計算では、フルスケールの正弦波入力信号を仮定しています。入力信号が適度な波高率の複雑な変調信号である場合、この信号のピーク・スルーレートは比較的低くなり、サンプル・クロック・ジッタの要件が緩和される場合があります。

これらの計算も理論上の計算です。これらの計算では、分解能が無限でノイズのないA/Dコンバータを仮定しています。現実のすべてのA/Dコンバータには付加ノイズと分解能の制限の両方があります。A/Dコンバータの制限事項を考慮して、サンプリング・クロックを過剰に指定しないようにする必要があります。

図36は前出の式をプロットしたもので、与えられた入力信号のサンプリング・クロック・ジッタ要件や与えられたサンプル・クロック・ジッタに関する予想SNR性能を推定する簡単で手っ取り早い方法を示しています。

FREQUENCY OF FULL-SCALE INPUT SIGNAL (MHz)

SNR

(dB)

6951 F36

10 100 1000

108

54

102

90

78

66

96

84

72

60

48

TOTAL CLOCKJITTER (RMS)

10fs20fs50fs100fs200fs500fs1ps2ps5ps10ps20ps50ps

図36．SNRと入力信号周波数とサンプル・クロックのジッタ

ADC SNRを使用したクロック・ジッタの間接的測定一部のアプリケーションでは、システム全体の性能に対するクロックの影響を計算するには、クロック・ジェネレータの位相ノイズを、定義されているオフセット周波数範囲（12kHz～20MHz）内に収めれば十分です。このような状況では、RMS

ジッターは位相ノイズの測定から計算できます。

ただし、他のアプリケーションの場合は、現在の位相ノイズ分析器の性能を超える周波数オフセットでのクロックの位相ノイズに関する知識が必要です。このような制限により、位相ノイズの測定からジッターを計算することが不可能になります。

A/Dコンバータ・クロックの信号源のRMSジッターは、ジッターが優位を占めるSNR測定とジッター以外が優位を占めるSNR測定を比較することによって間接的に測定できます。ジッターが優位を占めるSNR測定（SNRJITTER）は、低ジッタかつ高周波数のフルスケールの正弦波をA/Dコンバータのアナログ入力に適用することによって行います。ジッター以外が優位を占めるSNR測定（SNRBASE）は、超低振幅（または低


LTC6951

536951f


アプリケーション情報周波数）の正弦波をA/Dコンバータのアナログ入力に適用することによって行います。全クロック・ジッタ（tJ(TOTAL)）は、式28を使用して計算できます。

TJ(TOTAL) = 10

12

log10 10–

SNRJITTER10

–10

–SNRBASE

10

2πfIN(28)

A/Dコンバータの本来のアパーチャ・ジッタ（tJ(ADC)）が判明していると仮定すると、クロック・ジェネレータのジッター（tJ(CLK)）は式26を使用して得ることができます。

A/Dコンバータのサンプル・クロック入力の駆動要件最近の高速、高分解能A/Dコンバータは、多くの点で実験室用機器に匹敵する途方もなく繊細な部品です。帯域幅が広くダイナミックレンジが広いので、アナログ信号入力、電圧リファレンス、またはサンプリング・クロック入力にノイズや干渉信号があると、デジタル化データに簡単に現われます。すべてのA/

Dコンバータの性能を最大限発揮させるため、サンプリング・クロック入力はきれいな低ジッタ信号で駆動する必要があります。

標準的なA/Dコンバータのサンプル・クロック入力の簡略版を図37に示します。この場合、入力ピンには、符号化入力の場合、ENC±というラベルが付けられます。一方で、一部のA/

Dコンバータでは、クロック入力の場合、入力CLK±というラベルが付けられます。この入力は、差動の制限アンプ段と、A/

Dコンバータのトラック・ホールド段を直接制御する後段のバッファで構成されています。

6951 F37

VDD

1.2V

10kENC+

ENC–

図37．サンプル・クロック入力の簡略回路図

アンプにはそれ自体のノイズがあるので、サンプル・クロック入力アンプには高速スルーイング入力信号によるメリットもあります。クロスオーバー領域で急速にスルーイングすることにより、遷移が低速の場合はアンプのノイズによって発生するジッタが少なくなります。

図37に示すように、A/Dコンバータのサンプル・クロック入力は通常、最善の性能を実現する差動サンプリング・クロックを使用した差動入力です。また、図37は、LTC6951のCML出力とは異なる同相入力電圧を持つサンプル・クロック入力も示しています。ほとんどのA/Dコンバータ・アプリケーションでは、2つの同相電圧間での変換にはAC結合が必要です。

サンプル・クロック入力を駆動するために最善のジッター性能を実現するには、LTC6951のCML出力（OUT0、OUT1、OUT2、OUT3）を推奨します。

伝送線路と終端立ち上がり時間と立ち下がり時間が短い高速信号処理回路の相互接続では、終端を適切に整合した伝送線路を使用することが必要です。伝送線路はストリップ線路、マイクロストリップ線路、それ以外の設計形態のいずれも可能です。伝送線路設計の詳細な説明は、このデータシートの範疇を超えています。伝送線路の特性インピーダンスと終端インピーダンスとの間に不整合があると、信号の一部が反射して戻り、伝送線路の反対側の端に向かいます。開放終端または短絡終端といった極端な場合では、すべての信号が反射して戻ります。この信号反射は、波形のオーバーシュートやリンギングにつながります。伝送線路の遠端部を終端する方法として推奨される方法を図38に示します。

6951 F38

100Ω

ZO

ZO

図38．伝送線路の遠端部の終端（ZO = 50Ω）


LTC6951

546951f


アプリケーション情報LTC6951の使用によるA/Dコンバータのサンプル・クロック入力の駆動前述したように、最高のジッター性能を得るには、LTC6951のCML出力を推奨します。これらの出力は、標準のCMLまたはLVPECLデバイスとのインタフェースを行う目的で設計されていますが、遠端部を終端した伝送線路を駆動します。

CML出力OUT0、OUT1、OUT2、OUT3のDC結合出力構成とAC結合出力構成を図39に示します。

6951 F39

LTC6951

LTC6951

100Ω ADC

OUTx+

OUTx–

ZO

ZO

100Ω ADC

OUTx+

OUTx–

CLK+

CLK–

CLK+

CLK–

ZO

ZO

ADCs THAT CAN ACCEPT A 2.2V COMMON MODE SIGNAL

AC-COUPLED INTO LVDS OR ADCs WITH A SELF BIASED INPUT

図39．A/Dコンバータのサンプル・クロック入力へのOUTx CMLの接続（ZO = 50Ω）

CML出力は最高のA/Dコンバータ・サンプル・クロック・ドライバ性能を発揮しますが、LVDS出力もやはり非常に優れた性能を発揮できます。CML出力と比較すると、LVDS出力は周波数制限が低く、位相ノイズフロアはわずかに高めです。

LVDS出力OUT4のDC結合出力構成とAC結合出力構成を図40に示します。

6951 F40

LTC6951

LTC6951

100Ω

OUT4+

OUT4–

ZO

ZO

100Ω

OUT4+

OUT4–

ZO

ZO

LVDS OR ADCs THAT CAN ACCEPT A 1.2V COMMON MODE SIGNAL

AC-COUPLED INTO ADCs WITH A SELF BIASED INPUT

CLK+

CLK–

CLK+

CLK–

ADC

ADC

図40．A/Dコンバータのサンプル・クロック入力へのOUT4 LVDSの接続（ZO = 50Ω）

シングルエンドのテスト装置を使用した差動スプリアス信号の測定スペクトル分析器を使用してクロック生成チップのシングルエンド出力のスプリアス信号を測定すると、特に方形波を近似する出力で悲観的な結果が得られます。これには2つの理由があります。

1つ目は、スプリアス・エネルギーはたいてい電源に重畳されたAC信号であるため、差動出力により、正の出力と負の出力の整合内の刺激が除去されることです。差動出力の片側のみを観察する場合、除去は行われません。

2つ目は、そしてこれが最も重要ですが、スペクトル分析器では、方形波のピークとボトムのペデスタル電圧で発生する振幅変調を含む入力時のエネルギーが全て表示されることです。ゼロ交差点の近くの振幅変調のみがクロックに影響します。

この測定の誤差を解消する最善の方法は、別のきれいな電源でクロック・ジェネレータの出力を制限バッファに差動で駆動する方法です。これにより、制限バッファの差動出力の1つをスペクトル分析器に接続し、スプリアス・エネルギーを正しく測定できるようになります。LTC6951をクロック・ジェネレータとして、LTC6954を制限器として使用したこの手法の例を図41に示します。

100Ω

50Ω

OUTx+

OUTx–

6951 F41

LTC6951

OUTx+

OUTx–

LTC6954-1

IN+

IN–

SPECTRUMANALYZER

図41．スプリアス測定手法の例


LTC6951

556951f


1µF

1µF

1µF

1µF

1µF

1µF

1µF

50Ω 10

k

10k

3.3V

10k

100Ω

50Ω

10Ω

1µF 1µ

F

470n

F

1µF 1µ

F

1.2n

F68

nF

63.4

Ω82

0pF

63.4

Ω

DAUG

HTER

CAR

D #1

DAUG

HTER

CAR

D #2

LTC6

954-

2OU

T0, O

UT1,

PEC

LOU

T2 C

MOS

TO C

ARD

#3

TO C

ARD

#4

CS T

O CA

RD #

2

SPI BUS

CS T

O CA

RD #

1

SCLK

, SDI

, SDO

SH

ARED

WIT

H AL

L CA

RDS

DCK

QSY

NCPU

LSE

100M

Hz R

EFCR

YSTE

KCC

HD-5

75-1

00

IN+

IN–

OUT0

+

OUT0

–

OUT1

+

OUT1

–

OUT2

+

OUT2

–

CK DQ

OUT0

SEL

OUT1

SEL

OUT2

SEL

GND

V+

3.3V

CSSD

OSD

ISC

LK

SPI B

US

DAUG

HTER

CAR

D #3

DAUG

HTER

CAR

D #4

CS T

O CA

RD #

3

CS T

O CA

RD #

4

TO C

ARD

#1

TO C

ARD

#2

3.3V

5V

REF–

REF+

PHAS

EFR

EQUE

NCY

DETE

CTOR

R DI

VIDE

R

N DI

VIDE

R

CHAR

GEPU

MP

P DI

VIDE

R

M0

DIV

OUT0

+

OUT0

–

D1DE

LAY

M1

DIV

OUT1

+

OUT1

–

D2DE

LAY

M2

DIV

OUT2

+

OUT2

–

D3DE

LAY

M3

DIV

OUT3

+

OUT3

–

D4DE

LAY

M4

DIV

OUT4

+

OUT4

–

SYNC

CONT

ROL

SERI

ALPO

RT

CSSCLK

SDO

SDI

STAT

SYNC

TUNECP

OUT0

, OUT

1, O

UT3

ALIG

NED

TO R

EFER

ENCE

OU

T1 A

ND O

UT2

QUAD

RATU

RE C

LOCK

S

TO F

PGA

GND

V+

V VCO

+V C

P+

200M

Hz, D

LY0

= NA

100M

Hz, D

LY1

= 6

100M

Hz, D

LY1

= 12

50M

Hz, D

LY1

= 6

DIVI

DER

SETT

INGS

RD =

1, N

D =

PD =

2M

0 =

12, M

1 =

24,

M2

= 24

, M3

= 48

BB CM

ACM

BCM

CTB BV

CO

LTC6

951

TO L

TC69

51 R

EF+ O

N CA

RD #

1

TO L

TC69

51 R

EF– O

N CA

RD #

2

TO L

TC69

51 R

EF+ O

N CA

RD #

3

TO L

TC69

51 R

EF– O

N CA

RD #

4

6951

TA0

2a

100M

Hz R

EFER

ENCE

AT R

EF+ P

INS

100M

Hz R

EFER

ENCE

AT R

EF– P

INS

SYNC

PUL

SE A

TSY

NC P

INS

SEE

FIGU

RES

4 AN

D 10

FOR

t SH

AND

t SS

LTC6

951

OUTP

UTS

SYNC

HRON

IZE

AFTE

R 18

P DI

VIDE

R CY

CLES

REF

ER T

O FI

GURE

S 10

AND

11

TO U

NDER

STAN

D RD

IV A

ND D

LYx

SETT

INGS

SYNC

HEL

D HI

GH A

MIN

IMUM

OF

1ms

標準的応用例

LTC6

951：

Para

llelS

yncマルチカード

の例（

LTC6

954

PECLリファレンス）

LTC6

954

OUT+ T

O LT

C695

1 RE

F+

LTC6

954

OUT– T

O LT

C695

1 RE

F–

10ns

/DIV

SYNC

REF:

100

MHz

OUT1

CAR

DS 1

AND

3

OUT1

CAR

DS 2

AND

4

6951

TAO

2b


LTC6951

566951f


標準的応用例1µ

F1µ

F

0.1µ

F

50Ω 10

k

10k

10k

100Ω

200Ω

200Ω

200Ω

200Ω

200Ω

50Ω

10Ω

1µF 1µ

F

470n

F

1µF 1µ

F

1.2n

F68

nF

63.4

Ω82

0pF

63.4

Ω

DAUG

HTER

CAR

D #1

DAUG

HTER

CAR

D #2

LTC6

954-

4OU

T0, O

UT1,

OUT

2 CM

OS (I

N-PH

ASE)

LTC6

954-

4 OU

T0± , O

UT1± , A

NDOU

T2+ C

ONNE

CT T

O LT

C695

1 RE

F+

TO C

ARD

#3

TO C

ARD

#4

CS T

O CA

RD #

2

SPI BUS

CS T

O CA

RD #

1

SCLK

, SDI

, SDO

SH

ARED

WIT

H AL

L CA

RDS

DCK

QSY

NCPU

LSE

100M

Hz R

EFCR

YSTE

KCC

HD-5

75-1

00

IN+

IN–

OUT0

+

OUT0

–

OUT1

+

OUT1

–

OUT2

+

OUT2

–

CK DQ

OUT0

SEL

OUT1

SEL

OUT2

SEL

GND

V+

3.3V

CSSD

OSD

ISC

LK

SPI B

US

DAUG

HTER

CAR

D #3

DAUG

HTER

CAR

D #4

CS T

O CA

RD #

3

CS T

O CA

RD #

4

TO C

ARD

#1

TO C

ARD

#2

TO C

ARD

#5

DAUG

HTER

CAR

D #5

CS T

O CA

RD #

5

3.3V

5V

REF–

REF+

PHAS

EFR

EQUE

NCY

DETE

CTOR

R DI

VIDE

R

N DI

VIDE

R

CHAR

GEPU

MP

P DI

VIDE

R

M0

DIV

OUT0

+

OUT0

–

D1DE

LAY

M1

DIV

OUT1

+

OUT1

–

D2DE

LAY

M2

DIV

OUT2

+

OUT2

–

D3DE

LAY

M3

DIV

OUT3

+

OUT3

–

D4DE

LAY

M4

DIV

OUT4

+

OUT4

–

SYNC

CONT

ROL

SERI

ALPO

RT

CSSCLK

SDO

SDI

STAT

SYNC

TUNECP

OUT0

, OUT

1, O

UT3

ALIG

NED

TO R

EFER

ENCE

OU

T1 A

ND O

UT2

QUAD

RATU

RE C

LOCK

S

TO F

PGA

GND

V+

V VCO

+V C

P+

200M

Hz, D

LY0

= NA

100M

Hz, D

LY1

= 6

100M

Hz, D

LY1

= 12

50M

Hz, D

LY1

= 6

DIVI

DER

SETT

INGS

RD =

1, N

D =

PD =

2M

0 =

12, M

1 =

24,

M2

= 24

, M3

= 48

BB CM

ACM

BCM

CTB BV

CO

LTC6

951

TO C

ARD

#1

TO C

ARD

#2

TO C

ARD

#3

TO C

ARD

#4

TO C

ARD

#5

6951

TA0

3a

1µF

1µF

1µF

1µF

1µF

LTC6

951の位相ノイズと差動

リファレンス入力、f

OUT0

= 2

00M

HzLT

C695

1：Pa

ralle

lSyn

cマルチカードの例

（LT

C695

4-4

CMOSリファレンス）

NOTE

S 12

, 14

CCHD

–575

–100

CCHD

–575

–100

+ L

TC69

54 P

ECL

CCHD

–575

–100

+ L

TC69

54 C

MOS

OFFS

ET F

REQU

ENCY

(Hz)

1k 1

0k 1

00k

1M

10M

40M

–170

–160

–150

–140

–130

–120

–110

–100

PHASE NOISE (dBc/Hz)69

51 T

AO3c

DAUG

HTER

BOA

RDS

#1 T

O #5

DLY1

AND

DLY

2 SE

TFO

R QU

ADRA

TURE

CLOC

KING

10ns

/DIV

SYNC

REF:

100

MHz

OUT1

: 100

MHz

OUT2

: 100

MHz

OUT3

: 50M

Hz

OUT0

: 200

MHz

6951

TAO

3b

Para

llelS

yncモードのリファレンス分配の選択表

LTC6

951の数

LTC6

954-

2（PE

CL）

LTC6

954-

4（CM

OS）

2優

先非

推奨

3～4

最適

な近

接位

相ノイ

ズ

（プ

ロット

を参

照）

最適

なス

キュ

ー、L

TC69

51

REF± と

LTC6

954

OUTx

± との

交替

を回

避5

非推

奨注

意：5個

を超

える

LTC6

951を

駆動

する

には

、リフ

ァレ

ンス

分配

用と

して

LTC6

950を

使用

でき

る。


LTC6951

576951f

リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料はあくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。

パッケージの寸法

5.00 ±0.10

注記：1. 図面は JEDECのパッケージ外形 MO-220のバリエーションWHKDに適合2. 図は実寸とは異なる3. 全ての寸法はミリメートル

PIN 1TOP MARK(SEE NOTE 6)

33

1

2

12

1320

21

32

40

BOTTOM VIEW—EXPOSED PAD

5.50 REF5.60 ±0.10

7.00 ±0.10

0.75 ±0.05

R = 0.125TYP

R = 0.10TYP0.25 ±0.05

(40UHF) QFN 0513 REV Ø

0.50 BSC

0.200 REF

0.00 – 0.05

RECOMMENDED SOLDER PAD LAYOUTAPPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED

3.50 REF

3.60 ±0.10

0.40 ±0.10

0.70 ±0.05

0.50 BSC5.5 REF

3.50 REF 3.60 ±0.05

4.10 ±0.05

5.50 ±0.05 5.60 ±0.05

6.10 ±0.05

7.50 ±0.05

0.25 ±0.05

PACKAGEOUTLINE

4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まないモールドのバリは（もしあれば）各サイドで 0.20mmを超えないこと5. 露出パッドは半田メッキとする6. 灰色の部分はパッケージの上面と底面のピン 1の位置の参考に過ぎない

PIN 1 NOTCHR = 0.30 TYP OR0.35 × 45° CHAMFER

UHF Package40-Lead Plastic QFN (5mm × 7mm)

(Reference LTC DWG # 05-08-1951 Rev Ø)

最新のパッケージ図面については、http://www.linear-tech.co.jp/product/LTC6951#packagingを参照してください。

http://www.linear-tech.co.jp/product/LTC6951#packaging

LTC6951

586951f

LINEAR TECHNOLOGY CORPORATION 2015

LT0216 • PRINTED IN JAPANリニアテクノロジー株式会社102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F TEL 03-5226-7291 FAX 03-5226-0268 www.linear-tech.co.jp/LTC6951

関連製品

標準的応用例

製品番号概要注釈PLLおよびクロック分配LTC6950 クロック分配回路を内蔵した1.4GHz低位相ノ

イズ、低ジッタPLL18fsRMSの付加的なジッターを持つ4つの独立したLVPECL出力（12kHz～20MHz）

LTC6954 低位相ノイズ、3倍出力クロック分配分周器 /ドライバ

20fsRMS未満の付加的なジッターを持つLVPECL、LVDS、CMOS出力（12kHz～20MHz）

A/DコンバータLTC2209/LTC2208

16ビット、160Msps/135Msps A/Dコンバータ 77.3dB/77.7dB SNR、100dB SFDR、9mm×9mm QFNパッケージ

LTC2107 16ビット、210Msps ADC 80dB SNR、98dB SFDR、7mm×7mm QFNパッケージLTC2123/LTC2122

JESD204B出力を持つ14ビット、250Msps/170MspsデュアルA/Dコンバータ

70dB SNR、90dB SFDR、単一の1.8V電源、7mm×7mm QFNパッケージ

100Ω 100Ω100MHzREF OSC

50Ω

1µF1µF

1µF

470nF

1µF

1µF

10Ω0.01µF1µF0.01µF1µF 1µF0.01µF

1.2nF 68nF

63.4Ω

820pF

63.4Ω

LTC212314-BIT ADC

DEVCLK SYSREF

xGbpsTO FPGA

xGbpsTO FPGA

SYNC–

FROM FPGA

LANE 0

LANE 1

REF–

REF+


R DIVIDER

N DIVIDER

CHARGEPUMP

P DIVIDER

M0DIV

OUT0+

OUT0–

D3DELAY

M3DIV

OUT1+

OUT1–D1DELAY

M1DIV

OUT2+

OUT2–D2DELAY

M2DIV

OUT3+

OUT3–

D4DELAY

M4DIV

OUT4+

OUT4–

SYNCCONTROL

SERIALPORT

CS

SCLK

SDO

SDI

TO/FROMPROCESSOR

STAT

SYNC

TUNE

CP

TO JESD204B SUBCLASS 1 CLOCK AND SYSREF

TO FPGA

250MHz

AINB

AINA

BB

CMACMBCMCTB

BVCO

3.3V

LTC6951

5V

7.8125MHz

6951 TAO4a

LTC6951 OUT0位相ノイズ fOUT0 = 250MHz、P = 2、Mx = 8

LTC6951 JESD204Bサブクラス1 クロックおよびSYSREF NOTES 9, 12

JITTERRMS = 79fs (12kHz to 20MHz)JITTERRMS = 114fs (100Hz to 250MHz)


–170

–160

–150

–140

–130

–120

–110

–100

PHAS

E NO

ISE

(dBc

/Hz)

6951 TAO4c

15ns/DIV

OUT0: CLOCK250MHz

OUT3: SYSREF250MHz/32

6951 TAO4b









超低ジッター 内蔵の複数出力 クロック・シンセサ …...l6951 1 6951 詳細：...

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超低ジッター内蔵の複数出力クロック・シンセサ …...l6951 1 6951 詳細：...