集積回路工学 - 東京工業大学...id(m83)-0.2m 0 0.2m 0.4m 0.6m 0.8m 1.0m 0 0.4 0.8 1.2 1.6...

2009/10/14 集積回路工学 A.Matsuzawa 1

集積回路工学

東京工業大学大学院理工学研究科電子物理工学専攻

松澤昭


(5)CMOS論理回路の電気特性とスケーリング則

資料は松澤研のホームページhttp://ssc.pe.titech.ac.jpにあります


インバータ回路

このようなインバータ回路をシミュレーションした


インバータの電圧関係

PMOS

NMOSVin

Vdd-Vin

Vout

Vdd-Vout

Vdd

NMOSとPMOSの電圧関係は相補的


インバータのDC特性

V(5)

V(4)

0

0.4

0.8

1.2

1.6

2.0

DC

TR

AN

SF

ER

CU

RV

ES

(V

)

0 0.4 0.8 1.2 1.6 2.0

V8 (V)入力電圧(V)

出力

電圧

(V)

１段目の出力２段目の出力

Vdd=1.8V

A B

C

D E

インバータの入出力特性は５つの領域に分けられる


ドレイン電圧 VD

ドレ

イン

電流

I D

(VG-VT)2に比例して増加する

ドレイン電圧 VDド

レイ

ン電

流I D

ゲート電圧に対してほぼ等間隔

傾斜

)VV(WCvIMOSFET

)VV(CμLWI

MOSFET

THgsoxSds

THgsoxods

−=

−=

21

2

短チャネル

長チャネル

実際はこの中間を取り、以下の表現を用いる場合もある。

微細トランジスタの電圧・電流特性

( )αTgsoxds VVCμLWI −= 0

21

α: 1～2, 通常1.3程度桜井のα乗則T. Sakurai, et al., IEEE, JSC, Vol. 25, no.2, pp.584-594, 1990.

微細なトランジスタではゲート電圧に比例する電流になる。

(アナログ回路ではこの近似則は用いないほうが良い）

リニア領域飽和領域


NMOSトランジスタのDC特性

ID(M82)

0

0.25m

0.50m

0.75m

1.00m

1.25m

0 0.4 0.8 1.2 1.6 2.0

V28 (V)

Vds=1.8VW/L=1.8um/0.18um

Vgs(V)

I ds(A

)

( )'Tgsoxsds VVWCvI −≈( )

VVmVmAk

VVmWkmAI

Tn

n

Tngsndsn

6.0

)(49.08.1

16.00.2

24.1

)()(

'

'

=

μ≈

−=

−μ≈

短チャネルMOSトランジスタの電圧電流式を適用


NMOSトランジスタのDC特性

ID(M82)

-0.25m

0

0.25m

0.50m

0.75m

1.00m

1.25m

0 0.4 0.8 1.2 1.6 2.0

V29 (V)Vds (V)

I ds (A

)

Vgs=1.8V

Vgs=1.6V

Vgs=1.4V

Vgs=1.2V

Vgs=1.0V

Vgs=0.8V

Vgs=0.6V

Vds=1.8VW/L=1.8um/0.18umリニア領域飽和領域

Vds>Vgs-VTVds


PMOSトランジスタのDC特性

ID(M83)

0

0.2m

0.4m

0.6m

0.8m

1.0m

0 0.4 0.8 1.2 1.6 2.0


Vgs(V)

I ds(A

)

( )'Tgsoxsds VVWCvI −≈( )

VVmVmAk

VVmWkmAI

Tp

p

Tpgspdsp

7.0

)(27.06.3

176.08.1

0.1

)()(

'

'

=

μ≈

−=

−μ≈


PMOSトランジスタのDC特性

ID(M83)

-0.2m

0

0.2m

0.4m

0.6m

0.8m

1.0m

0 0.4 0.8 1.2 1.6 2.0

Vds (V)

I ds (A

) Vgs=1.8V

Vgs=1.6V

Vgs=1.4V

Vgs=1.2V

Vgs=1.0V

Vgs=0.8VVgs=0.6V


リニア領域

飽和領域

Vds>Vgs-VTVds


CMOSインバータのDC特性

V(5)

V(4)

0

0.4

0.8

1.2

1.6

2.0

DC

TR

AN

SF

ER

CU

RV

ES

(V

)

0 0.4 0.8 1.2 1.6 2.0

V8 (V)入力電圧(V)

出力

電圧

(V)

１段目の出力２段目の出力

Vdd=1.8V

A B

C

D E

A: NMOS 遮断 Vgs>VT, Vds=0V

B: NMOS 飽和 Vgs>VT, Vds>Vgs-VTPMOS リニア Vgs>>VT, Vds>VT, Vds>Vgs-VTPMOS 飽和 Vgs>>VT, Vds>Vgs-VT

D: NMOS リニア Vgs>>VT, VdsVT, Vds>Vgs-VT

E: NMOS 遮断 Vgs>>VT, Vds=0VPMOS 遮断 Vgs


CMOSインバータの貫通電流

( )

( )6.088.0)(6.0,8.1,49.0

)()('

'

−≈===

−μ≈

gsdsn

Tnn

Tngsnndsn

VmAIVWnk

VVmWkmAI

ID(M57)0

40u

80u

120u

160u

200u

0 0.4 0.8 1.2 1.6 2.0

入力電圧(V)

貫通

電流

(A)

貫通電流はトランジスタが遮断していなければ流れる

最大電流は論理の遷移時に流れる。

( )

( )7.097.0)(7.0,6.3,27.0

)()('

'

−=

===

−μ≈

gsdsp

Tpp

Tpgspdsp

VmAIVWk

VVmWkmAI


インバータの過渡応答

V(5)

V(4)

-0.4

0

0.4

0.8

1.2

1.6

2.0

TRA

NS

IEN

T R

ES

PO

NS

ES

(V

)

0 5n 10n 15n 20n 25n 30n

TIME (s)

CL=2pF

sec)/(105.4sec48.1 8 VnV

dtdV

×=≈

sec)/(105.429.0

8 VpFmA

CI

dtdV p

×=

≈=

回路シミュレーションより

トランジスタ特性より

立ち上がり

立ち下がり


sec)/(101.5sec5.3

8.1 8 VnV

dtdV

×=≈

sec)/(105.521.1

8 VpFmA

CI

dtdV n

×=

≈=

リニア領域に入り電流が小さくなる

リニア領域に入り電流が小さくなる

Tpdr Tpdf


信号遅延時間

Tpdr PMOSにて決定dsatp

ddLpdr I

VCT2

⋅≈

Tpdｆ NMOSにて決定dsatn

ddLpdf I

VCT2

⋅≈

Idsat: Vgs=VddのときにMOSトランジスタに流れる電流

dsatndsatp

ddLpdfpdrpd II

VCTTT+⋅

=+

=2


NAND回路

Wp/Lp=3.6um/0.18um

Wn/Ln=1.8um/0.18um


NAND回路の過渡応答

V(26)

V(25)

-0.4

0

0.4

0.8

1.2

1.6

2.0

TRA

NS

IEN

T R

ES

PO

NS

ES

(V

)

0 5n 10n 15n 20n 25n 30n

TIME (s)

立ち下がり


sec)/(103sec68.1 8 VnV

dtdV

×=≈

PMOS側の駆動電流は変わらないNMOSは約半分になる


スタックトトランジスタの特性

ID(M82)

0

200u

400u

600u

800u

0 0.4 0.8 1.2 1.6 2.0

V28 (V)


Vgs(V)

I ds(A

)

( )

VVmVmAk

VVmWkmAI

Tn

n

Tngsndsn

7.0

)(37.08.1

17.09.1

8.0

)()(

'

'

=

μ≈

−=

−μ≈


消費電力

ID(M54)

ID(M55)

-0.25m

0

0.25m

0.50m

0.75m

1.00m

1.25m

0 5n 10n 15n 20n 25n 30n

TIME (s)

PMOSPMOS

NMOSpCTIQpMOS

6.3

105.4108.0 93

=

×××≈×≈ −−PMOSを流れた電荷総量

容量に蓄積された電荷

pCQCap 6.31028.112 =××= −

出力が立ち上がり時に電源からPMOSを通じて容量に電流が流れ半分のエネルギーがMOSで消費され半分が容量に蓄積される。しかし、これも立ち下がり時にNMOSで消費される

2ddd fCVP ≈

結局、消費電力は


電源電圧依存性

)1()1(

)()(

dd

Tnnn

dd

Tppp

L

TnddnnTpddpp

ddL

dsatndsatp

ddLpd

VVWk

VV

Wk

CVVWkVVWk

VCIIVCT

−+−=

−+−⋅

=+⋅

=

( )

⎟⎟⎠

⎞⎜⎜⎝

⎛−∝

⎭⎬⎫

⎩⎨⎧

+−+=∝

dd

T

L

TnnnTpppdd

nnppLpd

clk

VV

C

VWkVWkV

WkWkCT

f

11

111

Vddが高いほど遅延時間は減少し動作可能な周波数は高くなる


スケーリング則:集積回路技術の基本原理

tox

L

W

Scaling

スケーリングによりLSIの集積度と性能が向上し、コストが下がった。

2≈S

寸法縮小率： 0.7面積縮小率： 0.5

スケーリングにより殆どすべての性能を向上できる

電界が一定になるようにする

1/S2Power dissipation/device1/SGate Delay1/SCurrent1Field1/SVoltageSDoping concentration1/SDevice dimensions L, W, ToxScaling FactorDevice/Circuit parameter

1/S2Power dissipation/device1/SGate Delay1/SCurrent1Field1/SVoltageSDoping concentration1/SDevice dimensions L, W, ToxScaling FactorDevice/Circuit parameter


スケーリング則の検証

( )Tddoxsdsat VVWCvI −≈

sssIdsat

11××→

sV

sVV

sL

sW

sC

T

ddgs

ox

1

1

1,1

→

→=

→→

→ssssWLCC oxL

111=××→⋅⋅∝

ss

ssIVCTdsat

ddLpd

11

11

=⋅

→≈

22

322

111

111

ssss

sf

ssfVfCp ddLd

=⋅→

=⋅→∝

MOSトランジスタをスケーリングすれば速度が上がり、消費電力が下がる

前提条件としてしきい値電圧はスケールできる負荷容量はゲート容量のみで決まる

しかし、実際はこうはうまくはいかない


プロセッサーの速度

2 tim

es/ 2 y

ears

2 times/3

years

1994 1995 1996 1997 1998 1999 2000

300MHz

200MHz

400MHz500MHz

700MHz

1GHz

100MHz

(CY)

21064

21164

2116421164 21264

21264

Pentium

R4400P6

P6 P6P6MMX2

P7

Merced

R3000 V810

R4200

SuuperSparcR3900

SH3

R4300 SH3

R4300SA110US

R4400 Pentium MMX

SH4 V830R

V832

R12000PPC604e

US-2

US-3

IBM

NEC（研究）R14000

2001 2002SH2

V830

R10000R5000

SA110

PPC750R10000 Embedded

High-endPC

Year

Ope

ratin

g fr

eque

ncy

スケーリングによりプロセッサの速度は向上した.


微細化と遅延時間

1.8V 3V 5V1V 2.5V1.2V 1.5V

Technology node (um)

5

100

Del

ay ti

me

(Arb

itral

)

0.1 1.00.2 0.3 0.5

10

50 Low leak (3pA/um)

ConstantVt/VDD

Middle leak(1nA/um)

Scaled VT

Constant VT

Operating Voltage (V)

スケーリングによりゲートの遅延時間は下がった。しかしながら、0.18um以降は飽和し、低リークトランジスタではむしろ増大している。


デバイスパラメータ例（0.4um CMOS)

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