低電圧CMOSディジタル集積回路のためのPVTバラツキ補償技術
1北海道大学大学院 情報科学研究科 情報エレクトロニクス専攻
次田 祐輔1, 上野 憲一1, 廣瀬 哲也2, 浅井 哲也1, 雨宮 好仁1
2神戸大学 工学研究科 電気電子工学専攻
-Process, supply voltage, and temperature compensation circuit for low-voltage CMOS digital circuits-
[email protected] http://lalsie.ist.hokudai.ac.jp/jp/
背景
ポータブルアプリケーション
1. VDDの低減 2. 高Vthトランジスタ
ディジタル回路の動作速度バラツキの増大
2
プロセス・温度
Vthバラツキ
・歩留まりの低下
・設計が最適化できない
”
”
背景ーバラツキ
(die-to-die) (within-die)
! !"
2.D2Dバラツキ 1.WIDバラツキ
!Vth , !µ , !Cox , !L , !W ,
parameter x
P(x)
"Vth , "µ , "Cox , "L , "W ,
均一分布を想定 ガウス分布を想定
P(x)
parameter x
3.温度バラツキ
絶対値が変化 相対精度が変化
プロセス誤差 温度変化
Vthとµ が変化
!
µ ~ µ0
T0
+ "T
T0
#
$ %
&
' (
)m
!
Vth
~ Vth 0
"# T0
+ $T( )
Vth0!絶対零度(0K)でのVth
m!1.5
µ0! 室温(300K)でのµ
,
” ”
” ”
3
背景ー1.WIDバラツキ
【インバータチェーン遅延時間バラツキの段数依存性】
ランダムバラツキのみを考慮したモンテカルロシミュレーション(100回)
Dela
y v
ariation :!
/µ (%
)
0.0
1.0
2.0
3.0
4.0
5.0
6.0
7.0
ランダム成分の平均化 ”
”
The number of stage
0 20 40 60 80 100
4
背景ー2.D2Dバラツキ
!Vthp (V)
!L (µm)
!#/#
2.0
1.0
0.0
-1.0
0.0 0.1
-0.1 -0.05
0.0
0.05
VDD=2 V
【インバータチェーン遅延時間バラツキの電源電圧依存性】
数値計算解析
!
" =C
loadV
DD
Ion
!
Ion
~W
LµC
oxV
DD"V
th( )#
!
Cload
~ Cox
LW!次段のゲート容量
!
( !トランジスタの飽和式
!
"#
#~
!
"
VDD#V
th
$Vth
%
& ' f
!
2"L
L
#
$ %
!
"µ
µ, ,
低電圧ではVthバラツキにより動作速度バラツキが増大 ”
”
動作速度: 動作速度バラツキ
!Vthp (V)
!L (µm)
!#/#
2.0
1.0
0.0
-1.0
0.0 -0.1 -0.05
0.0
0.05
VDD=1 V
5
背景ー3.温度バラツキ
!
"#
#~
m
T0
$%&
VDD$V
th 0+ &T
0
'
( )
*
+ , "T
Norm
aliz
es tem
pera
ture
Coeffic
ient (%
/!)
Supply voltage (V)
1.0 1.5 2.0 2.5 3.0 -0.5
-0.4
-0.3
-0.2
-0.1
0.0
0.1
0.2
0.3
低電圧ではVthバラツキにより動作速度バラツキが増大
!
" =C
loadV
DD
Ion
動作速度:
動作速度バラツキ
【インバータチェーン遅延時間バラツキ温度係数の電源電圧依存性】
SPICEシミュレーション
6 ”
”
Ion,n
Ion,p
プロセスバラツキ
温度変化
オン電流
Vthがばらつくと
!
Ion
~ K VDD"V
th( )
低電圧CMOSディジタル回路の動作速度バラツキ補正
±0.1 V
0.1 V
CMOS digital circuit
$
目的
7
Iref
Compensation
circuit Iref
Iref
CMOS digital circuit
ディジタル回路のオン電流バラツキの補正
バラツキ補正アーキテクチャ
8
PVTバラツキに
強い電流源
電流源①
Vbattery
Vth0n :絶対零度でのしきい値電圧
Iref
プロセスのVthバラツキをモニタ
Threshould voltage monitoring circuit Reference current source
Vth0n
9 Ueno K., Hirose T., Asai T., and Amemiya Y., "A 0.3-"W, 7 ppm/°C CMOS voltage reference circuit for on-chip process monitoring in
analog circuits," ESSCIRC, pp. 398-401, (Sep. 15-19, 2008).
Vth0n Iref
ZTCバイアス
R1 = 9 k#, R2 = 50 k#,
R1/R2 = 0.18
電流源②
Vbattery
Threshould voltage monitoring circuit Reference current source
ZTCバイアスの生成
10 Ueno K., Hirose T., Asai T., and Amemiya Y., "A 300 nW, 7 ppm/°C CMOS voltage reference circuit based on subthreshold MOSFETs,"
ASSCC, pp. 95-96, (Jan. 19-22, 2009).
Vbattery
Vth0n
Iref
ZTCバイアス ・Temp. Coefficient
!
Iref
= K VTH0
1+R
1
R2
"
# $
%
& ' (V
TH
) * +
, - .
/
・R1/R2 for TC=0
電流源③
R1
R2
PVTバラツキに強い電流源 Process, Supply Voltage, Temperature
Th
res
ho
uld
vo
ltag
e
Mo
nit
ori
ng
cir
cu
it
11
Vbattery
Ion,n Ion,p Iref
Th
res
ho
uld
vo
ltag
e
Mo
nit
ori
ng
cir
cu
it
オン電流バラツキ補正回路①
12
ディジタル回路トランジスタのバラツキをモニタ
Vbattery
Ion,n Ion,p Iref
Th
res
ho
uld
vo
ltag
e
Mo
nit
ori
ng
cir
cu
it
電源電圧 ”
”
基板電位 ”
”
nMOSFET pMOSFET 13
オン電流バラツキ補正回路②
DC/DC converter
Th
resh
ou
ld v
olt
ag
e
Mo
nit
ori
ng
cir
cu
it
Vbattery
VDD
【INV】 【NOR】 【NAND】
(=3.6 V)
(=1.0 V)
Current reference
circuit
Process monitoring
circuit CMOS digital circuit Buffer circuit
14
オン電流バラツキ補正回路③
桁上げ先見型加算器
【4bit桁上げ先見加算器】
X0 Y0 X1 Y1 X2 Y2 X3 Y3 C0
S0
S3
S2
S1
C4
Vin Vout
Critical pass:Delay
4bit adder 4bit adder
15
【8bit加算器】
シミュレーション結果
Delay (nsec)
Occu
rre
nces
WID&D2Dバラツキを考慮したモンテカルロシミュレーション(200回)
補正なし:
補正あり:
VDD=1 V
!/µ=34.8%
!/µ=12.8%
0
20
40
60
80
100
12 20 28 36 44 52 60
64%の改善 ”
”
Process:0.35 µm 2P-4M CMOS
8bit桁上げ先見加算器の遅延時間バラツキ
16
8bit桁上げ先見加算器の遅延時間バラツキ
Temperature (!) 電源:Vbattery (V)
Dela
y (
nsec)
Dela
y v
ariatio
n (
%)
2.6 2.8 3.0 3.2 3.4 3.6 -20 40 60 80 100 0 20
25
20
30
35
40
0.0
-0.2
-0.4
-0.6
0.2
0.4
0.6
・温度依存性 ・電源:Vbattery依存性
補正なし
補正あり
0.055 %/! ”
”
0.94 %/V ”
” シミュレーション結果
Process:0.35 µm 2P-4M CMOS
17