cortex -a9 mpcore - arm information...

Cortex™-A9 MPCoreリビジョン： r2p2

テクニカルリファレンスマニュアル

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Cortex-A9 MPCoreテクニカルリファレンスマニュアル

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害についても、 ARM は一切責任を負いません。

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機密保持ステータス

本書は非機密扱いであり、本書を使用、複製、および開示する権利は、 ARM および ARM が本書

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製品ステータス

本書の情報は終版であり、開発済み製品に対応しています。

改訂履歴

日付変更箇所公開の有無変更内容

2008 年 4 月 4 日 A 公開 r0p0 用の初のリリース

2008 年 7 月 8 日 B 公開版、限定アクセス r0p1 用の初のリリース

2008 年 12 月 16 日 C 公開版、限定アクセス r1p0 の初のリリース

2009 年 10 月 2 日 D 公開版、限定アクセス r2p0 の初のリリース

2009 年 11 月 27 日 E 公開版、アクセス制限なし r2p0 用の 2 番目のリリース

2010 年 4 月 30 日 F 公開版、アクセス制限なし r2p2 の初のリリース

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Web アドレス

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目次Cortex-A9 MPCore テクニカルリファレンスマニュアル

序章本書について ............................................................................................... xiv参照資料 ...................................................................................................... xviiご意見・ご質問 ............................................................................................ xix

第 1 章はじめに1.1 Cortex-A9 MPCore プロセッサについて .................................................... 1-21.2 構成可能なオプション ................................................................................ 1-41.3 プライベートメモリ領域 ............................................................................ 1-51.4 インタフェース ........................................................................................... 1-71.5 MPCore に関する考慮事項 ......................................................................... 1-81.6 製品リビジョン ......................................................................................... 1-10

第 2 章スヌープ制御ユニット2.1 SCU について ............................................................................................. 2-22.2 SCU レジスタ ............................................................................................. 2-32.3 AMBA AXI マスタポートインタフェース ................................................ 2-15

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2.4 アクセラレータコヒーレンシポート ....................................................... 2-242.5 WFE/SEV を使用しての外部エージェントとのイベント通信 ................. 2-27

第 3 章割り込みコントローラ3.1 割り込みコントローラについて ................................................................. 3-23.2 セキュリティ拡張機能のサポート .............................................................. 3-43.3 分配器のレジスタの説明 ............................................................................ 3-53.4 割り込みインタフェースレジスタの説明 ................................................. 3-13

第 4 章グローバルタイマ、プライベートタイマ、ウォッチドッグのレジスタ4.1 プライベートタイマとウォッチドッグのブロックについて ...................... 4-24.2 プライベートタイマとウォッチドッグのレジスタ .................................... 4-34.3 グローバルタイマについて ...................................................................... 4-104.4 グローバルタイマのレジスタ ................................................................... 4-11

第 5 章クロック、リセット、電力管理5.1 クロック ..................................................................................................... 5-25.2 リセット ..................................................................................................... 5-35.3 電力管理 ..................................................................................................... 5-8

第 6 章デバッグ6.1 外部デバッグインタフェース信号 .............................................................. 6-26.2 Cortex-A9 MPCore の APB デバッグインタフェースとメモリマップ ....... 6-3

付録 A 信号の説明A.1 クロック信号とクロック制御信号 .............................................................. A-2A.2 リセットおよびリセット制御の信号 .......................................................... A-3A.3 割り込み ..................................................................................................... A-4A.4 構成信号 ..................................................................................................... A-5A.5 WFE と WFI のスタンバイ信号 .................................................................. A-7A.6 電力管理信号 .............................................................................................. A-8A.7 AXI インタフェース .................................................................................. A-10A.8 パフォーマンス監視信号 .......................................................................... A-21A.9 例外フラグ信号 ........................................................................................ A-22A.10 パリティエラー信号 ................................................................................. A-23A.11 MBIST インタフェース ............................................................................ A-24A.12 スキャンテスト信号 ................................................................................. A-25A.13 外部デバッグインタフェース ................................................................... A-26A.14 PTM インタフェース信号 ......................................................................... A-30

付録 B リビジョン

用語集

vi Copyright © 2008-2010 ARM. All rights reserved. ARM DDI 0407FJNon-Confidential ID013111

表一覧Cortex-A9 MPCore テクニカルリファレンスマニュアル

改訂履歴 ........................................................................................................................ ii表 1-1 Cortex-A9 MPCore プロセッサの構成可能なオプション ......................................... 1-4表 1-2 プライベートメモリ領域に対して許可されるアクセスサイズ ................................. 1-5表 1-3 Cortex-A9 MPCore のプライベートメモリ領域 ........................................................ 1-6表 2-1 SCU レジスタの概要 ................................................................................................. 2-3表 2-2 SCU 制御レジスタのビット割り当て ....................................................................... 2-4表 2-3 SCU 構成レジスタのビット割り当て ....................................................................... 2-6表 2-4 SCU CPU 電力ステータスレジスタのビット割り当て ............................................. 2-8表 2-5 SCU セキュア状態における全無効化レジスタのビット割り当て ............................ 2-9表 2-6 フィルタリング開始アドレスレジスタのビット割り当て ...................................... 2-10表 2-7 フィルタリング終了アドレスレジスタのビット割り当て ...................................... 2-11表 2-8 SCU アクセス制御レジスタのビット割り当て ....................................................... 2-12表 2-9 SCU 非セキュアアクセス制御レジスタのビット割り当て ..................................... 2-13表 2-10 AXI マスタインタフェースの属性 ........................................................................... 2-15表 2-11 ARID のエンコード ................................................................................................. 2-17表 2-12 AWIDMx のエンコード ............................................................................................ 2-18表 2-13 ARUSERMx[6:0] のエンコード ............................................................................... 2-19表 2-14 AWUSERMx[8:0] のエンコード .............................................................................. 2-20表 3-1 分配器のレジスタの概要 ........................................................................................... 3-5表 3-2 セキュアアクセスでの ICDDCR のビット割り当て .................................................. 3-7表 3-3 非セキュアアクセスでの ICDDCR のビット割り当て .............................................. 3-7

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表 3-4 ICDICTR のビット割り当て ..................................................................................... 3-8表 3-5 ICDIIDR のビット割り当て ....................................................................................... 3-9表 3-6 ppi_status レジスタのビット割り当て ................................................................... 3-10表 3-7 spi_status レジスタのビット割り当て ................................................................... 3-11表 3-8 Cortex-A9 プロセッサインタフェースレジスタの概要 ......................................... 3-13表 3-9 ICCIIDR のビット割り当て ..................................................................................... 3-14表 4-1 タイマとウォッチドッグのレジスタ ........................................................................ 4-3表 4-2 プライベートタイマ制御レジスタのビット割り当て ............................................... 4-4表 4-3 ウォッチドッグ制御レジスタのビット割り当て ...................................................... 4-7表 4-4 グローバルタイマのレジスタ ................................................................................. 4-11表 4-5 グローバルタイマ制御レジスタのビット割り当て ................................................ 4-12表 5-1 Cortex-A9 MPCore システムのリセットの組み合わせ ............................................ 5-3表 5-2 Cortex-A9 MPCore の電力モード ............................................................................. 5-8表 A-1 Cortex-A9 MPCore のクロック信号とクロック制御信号 ......................................... A-2表 A-2 リセット信号 ............................................................................................................ A-3表 A-3 リセットクロック制御信号 ....................................................................................... A-3表 A-4 ウォッチドッグ要求リセット信号 ............................................................................ A-3表 A-5 割り込みライン信号 ................................................................................................. A-4表 A-6 構成信号 ................................................................................................................... A-5表 A-7 セキュリティ制御信号 .............................................................................................. A-6表 A-8 スタンバイ信号とイベント待ち信号 ........................................................................ A-7表 A-9 電力制御インタフェースの信号 ............................................................................... A-8表 A-10 AXI Master0 の書き込みアドレス信号 ................................................................... A-10表 A-11 AXI Master0 の書き込みデータ信号 ....................................................................... A-12表 A-12 AXI Master0 の書き込み応答信号 ........................................................................... A-12表 A-13 AXI Master0 の読み出しアドレス信号 ................................................................... A-13表 A-14 M0 上の L2C-310 信号 ............................................................................................ A-14表 A-15 AXI Master0 の読み出しデータ信号 ....................................................................... A-15表 A-16 AXI Master0 のクロックイネーブル信号 ................................................................ A-15表 A-17 AXI ACP の書き込みアドレス信号 ......................................................................... A-16表 A-18 AXI ACP の書き込みデータ信号 ............................................................................. A-17表 A-19 AXI ACP の書き込み応答信号 ................................................................................ A-18表 A-20 AXI ACP の読み出しアドレス信号 ......................................................................... A-18表 A-21 AXI ACP の読み出しデータ信号 ............................................................................. A-20表 A-22 ACLKENS 信号 ....................................................................................................... A-20表 A-23 パフォーマンス監視信号 ........................................................................................ A-21表 A-24 例外フラグ信号 ....................................................................................................... A-22表 A-25 エラー報告用の信号 ............................................................................................... A-23表 A-26 MBIST インタフェース信号 ................................................................................... A-24表 A-27 パリティサポートが実装されている場合の MBIST 信号 ....................................... A-24表 A-28 パリティサポートが実装されていない場合の MBIST 信号 .................................... A-24表 A-29 スキャンテスト信号 ............................................................................................... A-25表 A-30 認証インタフェース信号 ........................................................................................ A-26表 A-31 APB インタフェース信号 ....................................................................................... A-27表 A-32 クロストリガインタフェースの信号 ..................................................................... A-28表 A-33 その他のデバッグ信号 ............................................................................................ A-29表 A-34 PTM インタフェース信号 ....................................................................................... A-30

viii Copyright © 2008-2010 ARM. All rights reserved. ARM DDI 0407FJNon-Confidential ID013111

表 B-1 A 版 ........................................................................................................................... B-1表 B-2 A 版と B 版の相違点 .................................................................................................. B-1表 B-3 B 版と C 版の相違点 ................................................................................................. B-2表 B-4 C 版と D 版の相違点 ................................................................................................. B-3表 B-5 D 版と F 版の相違点 .................................................................................................. B-9

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図一覧Cortex-A9 MPCore テクニカルリファレンスマニュアル

タイミング図の表記に使用される記号 ...................................................................... xvi図 1-1 マルチプロセッサ構成の例 ....................................................................................... 1-3図 2-1 SCU 制御レジスタのビット割り当て ....................................................................... 2-4図 2-2 SCU 構成レジスタのビット割り当て ....................................................................... 2-6図 2-3 SCU CPU 電力ステータスレジスタのビット割り当て ............................................. 2-8図 2-4 SCU セキュア状態における全無効化レジスタのビット割り当て ............................ 2-9図 2-5 フィルタリング開始アドレスレジスタのビット割り当て ...................................... 2-10図 2-6 フィルタリング終了アドレスレジスタのビット割り当て ...................................... 2-11図 2-7 SCU アクセス制御レジスタのビット割り当て ....................................................... 2-12図 2-8 SCU 非セキュアアクセス制御レジスタのビット割り当て ..................................... 2-13図 2-9 2 対 3 比率でのスレーブからマスタへの入力データ .............................................. 2-22図 2-10 2 対 5 比率でのスレーブからマスタへの入力データ .............................................. 2-22図 2-11 2 対 3 比率でのマスタからスレーブへの出力データ .............................................. 2-22図 2-12 2 対 5 比率でのマスタからスレーブへの出力データ .............................................. 2-23図 2-13 ACLKENS タイミングの例 ..................................................................................... 2-23図 3-1 セキュアアクセスでの ICDDCR のビット割り当て .................................................. 3-6図 3-2 非セキュアアクセスでの ICDDCR のビット割り当て .............................................. 3-7図 3-3 ICDICTR のビット割り当て ...................................................................................... 3-8図 3-4 ICDIIDR のビット割り当て ....................................................................................... 3-9図 3-5 ppi_status レジスタのビット割り当て .................................................................... 3-10図 3-6 spi_status レジスタのビット割り当て .................................................................... 3-11

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図 3-7 spi_status レジスタのアドレスマップ ................................................................... 3-12図 3-8 ICCIIDR のビット割り当て ..................................................................................... 3-13図 4-1 プライベートタイマ制御レジスタのビット割り当て ............................................... 4-4図 4-2 プライベートタイマ割り込みステータスレジスタのビット割り当て ...................... 4-5図 4-3 ウォッチドッグ制御レジスタのビット割り当て ...................................................... 4-7図 4-4 ウォッチドッグ割り込みステータスレジスタのビット割り当て ............................. 4-8図 4-5 ウォッチドッグリセットステータスレジスタのビット割り当て ........................... 4-9図 4-6 グローバルタイマ制御レジスタのビット割り当て ................................................ 4-12図 4-7 グローバルタイマ割り込みステータスレジスタのビット割り当て ....................... 4-13図 5-1 3 対 1 のタイミング比率 ........................................................................................... 5-2図 5-2 Cortex-A9 MPCore の電力ドメインとクランプ ..................................................... 5-13図 6-1 Cortex-A9 MPCore 設計の外部デバッグインタフェース信号 .................................. 6-2

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序章

本章では、 Cortex-A9 MPCore テクニカルリファレンスマニュアルを紹介します。本章は次のセクションから構成されています。

• 「本書について」（ページ xiv）

• 「ご意見・ご質問」（ページ xix）

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序章

本書について

本書は、 Cortex-A9 MPCore のテクニカルリファレンスマニュアルです。

注 Cortex-A9 MPCore は、 1 ～ 4 つの Cortex-A9 プロセッサと、スヌープ制御ユ

ニット (SCU) および他のペリフェラルで構成されます。

製品リビジョンステータス

rnpn 識別子は、本書に記載されている製品のリビジョンステータスを示して

います。各識別子の意味は次のとおりです。

rn 製品が大幅に修正されたことを示しています。

pn 製品に小さな修正または変更が加えられたことを示しています。

対象読者

本書は、 Cortex-A9 システム設計を実装するハードウェアおよびソフトウェア

エンジニアを対象としています。本書では、 Cortex-A9 MPCore の外部機能に

ついて説明し、設計者がプロセッサを目標のシステムに統合するために必要な情報を提供します。

本書の使用法

本書は以下の章に分かれています。

第 1 章はじめに

Cortex-A9 MPCore プロセッサの高レベルなビューと、その機能について説明します。

第 2 章スヌープ制御ユニット

Cortex-A9 MPCore プロセッサのスヌープ制御ユニットについて

説明します。

第 3 章割り込みコントローラ

Cortex-A9 MPCore の割り込みコントローラについて説明します。

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序章

注 PrimeCell 汎用割り込みコントローラ (PL390) と Cortex-A9 の割

り込みコントローラは、同じプログラマモデルを共有します。実装固有の相違点は存在します。

第 4 章グローバルタイマ、プライベートタイマ、ウォッチドッグのレジスタ

Cortex-A9 MPCore のタイマとウォッチドッグのレジスタについ

て説明します。

第 5 章クロック、リセット、電力管理

クロックモードとリセット信号について説明します。この章では、電力管理機構についても説明します。

第 6 章デバッグ

Cortex-A9 MPCore のデバッグ用のレジスタとリソースについて

説明します。

付録 A 信号の説明

Cortex-A9 MPCore の入力および出力信号について説明します。


本書の各版における技術的な変更点について説明します。

用語集本書で使用されている用語の定義について説明します。

表記規則

本書では次の表記規則が採用されています。

• 「書体の一般的な規則」

• 「タイミング図」（ページ xvi）

• 「信号」（ページ xvii）

書体の一般的な規則

本書で使用されている書体の一般的な規則は次のとおりです。

斜体重要な注釈の強調、特別な用語の初出時、本書内での相互参照と引用に使用されます。

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序章

太字メニュー名などのインタフェース要素を強調するために太字が使用されます。信号名を示すためにも使用されています。また、必要に応じて説明表の用語にも太字が使用されています。

monospace コマンド、ファイル名、プログラム名、ソースコードなどの、キーボードから入力可能なテキストを示しています。

monospace コマンドまたはオプションに使用可能な略語を示しています。コマンドやオプションの名前を全部入力する代わりに、下線部分のテキストだけを入力してこれらを指定できます。

monospace italic 具体的な値に置き換えられる引数を示しています。

monospace bold サンプルコード以外で使用されている場合、言語のキーワードを示しています。

< および > コードまたはコード片の中で不等号の括弧で囲まれている部分は、アセンブラ構文内で置き換え可能なことを示しています。次に例を示します。

• MRC p15, 0 <Rd>, <CRn>, <CRm>, <Opcode_2>

タイミング図

「タイミング図の表記に使用される記号」は、タイミング図で使用される構成要素を示しています。この図と異なる意味で使用されている場合は、その都度明記されています。タイミング図に明示されていないタイミング情報については、推測で判断しないで下さい。

バスと信号で影が付いている部分は定義されていないため、その時点のバスと信号は、影付きの領域内の任意の値を取り得ます。実際のレベルは重要ではなく、通常の動作には影響しません。

タイミング図の表記に使用される記号

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序章

信号

信号の表記規則は次のとおりです。

信号レベルアサートされる信号のレベルは、その信号がアクティブHIGH かアクティブ LOW かによって異なります。「アサートされた」とは、次の状態を意味します。

• アクティブ HIGH の信号が HIGH の状態

• アクティブ LOW の信号が LOW の状態

小文字の n アクティブ LOW 信号の信号名の初または後に付加されます。

参照資料

このセクションでは、 ARM Limited やサードパーティが発行している出版物を紹介します。

ARM の出版物は Infocenter, http://infocenter.arm.com で参照できます。

ARM の刊行物

本書には、この製品に固有の情報が記載されています。他の関連情報については、以下の出版物を参照して下さい。

• ARM アーキテクチャリファレンスマニュアル、 ARMv7-A およびARMv7-R エディション (ARM DDI 0406)

• Cortex™-A9 テクニカルリファレンスマニュアル (ARM DDI 0338)

• Cortex-A9 浮動小数点ユニットテクニカルリファレンスマニュアル(ARM DDI 0408)

• Cortex-A9 NEON メディア処理エンジンテクニカルリファレンスマニュアル (ARM DDI 0409)

• Cortex-A9 MBIST テクニカルリファレンスマニュアル (ARM DDI 0414)

• Cortex-A9 構成およびサインオフガイド (ARM DII 0146)

• AMBA AXI プロトコル v1.0 仕様 (ARM IHI 0022)

• ARM 汎用割り込みコントローラアーキテクチャ仕様 1.0(ARM IHI 0048)

• CoreSight™ PTM™-A9 テクニカルリファレンスマニュアル(ARM DDI 0401)

• CoreSight PTM-A9 統合マニュアル (ARM DII 0162)

• CoreSight プログラムフロートレースアーキテクチャ仕様(ARM IHI 0035)

• CoreSight テクノロジシステム設計ガイド (ARM DGI 0012)

• CoreSight v1.0 アーキテクチャ仕様 (ARM IHI 0029)

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序章

• ARM デバッグインタフェース v5 アーキテクチャ仕様 (ARM IHI 0031)

• AMBA® レベル 2 キャッシュコントローラ (L2C-310) テクニカルリファレンスマニュアル

• RealView ICE および RealView Trace ユーザガイド (ARM DUI 0155)

社外の出版物

このセクションでは、サードパーティが発行している関連出版物を紹介します。

• JEP106M、 Standard Manufacturers Identification Code、 JEDEC Solid State Technology Association

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序章

ご意見・ご質問

ARM 社では、 Cortex-A9 MPCore プロセッサと本書に関するご意見をお待ちしております。

製品に関するご意見

本製品に関するご意見・ご質問がございましたら、次の情報とともに製品購入元までご連絡下さい。

• 製品名

• 製品のリビジョンまたはバージョン

• できるだけ詳細な説明。該当する場合には、現象もご記載下さい。

本書の内容に関するご意見

本書の内容に関するご意見がございましたら、電子メールに次の情報をご記入の上、 [email protected] までお寄せ下さい。

• 題名

• 資料番号、 ARM DDI 0407FJ

• ご意見のあるページ番号

• ご意見についての簡潔な説明

補足または改善すべき点についての一般的なご意見もお待ちしております。

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序章

xx Copyright © 2008-2010 ARM. All rights reserved. ARM DDI 0407FJNon-Confidential ID013111

第 1 章はじめに

本章では、 Cortex-A9 MPCore プロセッサを紹介し、主な機能ブロックについて説明します。本章は次のセクションから構成されています。

• 「Cortex-A9 MPCore プロセッサについて」（ページ 1-2）

• 「構成可能なオプション」（ページ 1-4）

• 「プライベートメモリ領域」（ページ 1-5）

• 「インタフェース」（ページ 1-7）

• 「MPCore に関する考慮事項」（ページ 1-8）

• 「製品リビジョン」（ページ 1-10）

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はじめに

1.1 Cortex-A9 MPCore プロセッサについて

Cortex-A9 MPCore プロセッサは、次のものから構成されます。

• クラスタに含まれている 1 ～ 4 つの Cortex-A9 プロセッサと、クラスタ内のコヒーレンシ保証に使用されるスヌープ制御ユニット (SCU)

• プライベートメモリにマップされる一連のペリフェラル。グローバルタイマ、およびクラスタに存在する各 Cortex-A9 プロセッサごとにウォッチドッグとプライベートタイマが含まれます。

• 汎用割り込みコントローラアーキテクチャを実装した、統合割り込みコントローラ。統合割り込みコントローラのレジスタは、 Cortex-A9 MPCore のプライベートメモリ領域に存在します。

Cortex-A9 MPCore クラスタに含まれる各 Cortex-A9 プロセッサは、それぞれ独自のハードウェア構成で実装可能です。 Cortex-A9 プロセッサの可能な構成の詳細については、『Cortex-A9 テクニカルリファレンスマニュアル』を参照して下さい。ソフトウェアで使いやすいよう、統一された構成の実装をお勧めします。

Cortex-A9 MPCore システムの統合には、他の構成オプションも影響します。影響を及ぼす主要なオプションには、次のものがあります。

• アドレスフィルタリング機能を持つ、 1 つまたは 2 つの AXI マスタポートインタフェース

• （オプション）コヒーレントなメモリ転送に適したアクセラレータコヒーレンシポート (ACP)

• 割り込みライン。ライン数は構成可能です。

「構成可能なオプション」（ページ 1-4）を参照して下さい。

マルチプロセッサ構成の例を、図 1-1 （ページ 1-3）に示します。

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はじめに

図 1-1 マルチプロセッサ構成の例

注 Cortex-A9 MPCore プロセッサの設計に、 Cortex-A9 プロセッサを 1 つだけ実装することも可能です。この構成でも、 SCU は提供されます。 ACP と追加のマスタポートも、構成オプションとして使用可能です。


はじめに

1.2 構成可能なオプション

Cortex-A9 MPCore プロセッサの構成可能なオプションを、表 1-1 に示します。

表 1-1 Cortex-A9 MPCore プロセッサの構成可能なオプション

機能オプション

Cortex-A9 プロセッサ 1 ～ 4

Cortex-A9 プロセッサごとの命令キャッシュサイズ 16KB、 32KB、 64KB

Cortex-A9 プロセッサごとのデータキャッシュサイズ 16KB、 32KB、 64KB

Cortex-A9 プロセッサごとの TLB サイズ 64 エントリまたは 128 エントリ

Cortex-A9 プロセッサごとの NEON テクノロジ付きメディア処理エンジンa ありまたはなし

Cortex-A9 プロセッサごとの FPUb ありまたはなし

Cortex-A9 プロセッサごとのプリロードエンジンありまたはなし

Cortex-A9 プロセッサごとの、プリロードエンジン FIFO のエントリ数 16、 8、 4

Cortex-A9 プロセッサごとの Jazelle DBX 拡張機能フルまたはトリビアル

Cortex-A9 プロセッサごとのプログラムトレースマクロセル (PTM) インタフェース

ありまたはなし

電力オフおよび休眠モードのラッパありまたはなし

パリティエラー検出のサポート c ありまたはなし

ARM_BIST ありまたはなし

マスタポート 1 つまたは 2 つ

アクセラレータコヒーレンシポート 1 つ、ありまたはなし

共有ペリフェラル割り込み (SPI) 0 ～ 224 個、 32 個単位

a. 浮動小数点演算のサポートを含む。このオプションを実装する場合、 FPU オプションは実装できません。b. このオプションを実装する場合、 NEON テクノロジ付きメディア処理エンジンのオプションは実装できません。c. パリティエラー処理方式の説明については、『Cortex-A9 テクニカルリファレンスマニュアル』を参照して下さい。

信号の説明については、「パリティエラー信号」（ページ A-23）を参照して下さい。


はじめに

1.3 プライベートメモリ領域

Cortex-A9 MPCore 内で、すべての Cortex-A9 プロセッサからアクセス可能な全レジスタは、 2 つの連続する 4KB ページにグループ化され、専用の内部バス経由でアクセスされます。これらのページのベースアドレスは、PERIPHBASE[31:13] ピンにより定義されます。 PERIPHBASE[31:13] の詳細については、「構成信号」（ページ A-5）を参照して下さい。

Cortex-A9 MPCore のグローバル制御およびペリフェラルにアクセスするには、 Cortex-A9 MPCore プライベートメモリ領域への、メモリマップされた転送を使用する必要があります。

これらのレジスタに使用されるメモリ領域は、転送テーブルでデバイスまたはストロングリオーダとしてマークする必要があります。

プライベートメモリ領域へのアクセスは、常にリトルエンディアンです。

これらのレジスタにアクセスするには、単一ロード / ストア命令を使用します。複数ロード / ストアアクセスを使用すると、要求を発行した Cortex-A9 プロセッサにアボートが引き起こされ、フォールトステータスレジスタにSLVERR が示されます。

プライベートメモリ領域に対して許可されるアクセスサイズを、表 1-2 に示します。

アクセラレータコヒーレンシポート (ACP) は、このメモリ領域に存在するいずれのレジスタにもアクセスできません。

Cortex-A9 MPCore プロセッサのレジスタアドレスを、このベースアドレスに対する相対値として、表 1-3 （ページ 1-6）に示します。

表 1-2 プライベートメモリ領域に対して許可されるアクセスサイズ

プライベートメモリ領域許可されるアクセスサイズ

バイトハーフワード a ワード b ダブルワード a

グローバルタイマ、プライベートタイマ、ウォッチドッグ

いいえいいえはいいいえ

SCU レジスタはいいいえはいいいえ

Cortex-A9 プロセッサの割り込みインタフェース

割り込み分配器

a. ハーフワードまたはダブルワードアクセスを使用すると、要求を発行した Cortex-A9 プロセッサにアボートが引き起こされ、フォールトステータスレジスタに SLVERR が示されます。

b. ストローブのすべてがセットされていない状態でワードアクセスを行うと、要求を発行した Cortex-A9プロセッサにアボートが引き起こされ、フォールトステータスレジスタに SLVERR が示されます。


はじめに

表 1-3 Cortex-A9 MPCore のプライベートメモリ領域

PERIPHBASE[31:13]からのオフセット

ペリフェラル説明

0x0000 ～ 0x00FC SCU レジスタ第 2 章スヌープ制御ユニット

0x0100 ～ 0x01FF 割り込みコントローラインタフェース第 3 章割り込みコントローラ

0x0200 ～ 0x02FF グローバルタイマ「グローバルタイマについて」（ページ 4-10）

0x0300 ～ 0x03FF - -

0x0400 ～ 0x04FF - -

0x0500 ～ 0x05FF - -

0x0600 ～ 0x06FF プライベートタイマとウォッチドッグ「プライベートタイマとウォッチドッグのレジスタ」（ページ 4-3）

0x0700 ～ 0x07FF 予約この領域へのアクセスは常に、 SLVERRアボート例外を引き起こします。

0x0800 ～ 0x08FF

0x0900 ～ 0x09FF

0x0A00 ～ 0x0AFF

0x0B00 ～ 0x0FFF

0x1000 ～ 0x1FFF 割り込み分配器「割り込み分配器の割り込みソース」（ページ 3-2）


はじめに

1.4 インタフェース

Cortex-A9 MPCore には、次のインタフェースが含まれます。

• 「AMBA AXI インタフェース」

• 「デバッグインタフェース」• 「テスト設計用インタフェース」• 「割り込みインタフェース」

1.4.1 AMBA AXI インタフェース

AMBA AXI インタフェースには、 1 つまたは 2 つの AXI マスタポートインタフェースと、 1 つのアクセラレータコヒーレンシ (ACP) AXI スレーブポートが含まれます。「AMBA AXI マスタポートインタフェース」（ページ 2-15）を参照して下さい。また、『AMBA AXI プロトコル仕様』も参照して下さい。

1.4.2 デバッグインタフェース

Cortex-A9 MPCore の外部デバッグインタフェースは、 ARMv7 デバッグアーキテクチャに準拠しており、セキュリティ拡張機能および CoreSight のサポートも含まれています。

いくつかのデバッグ構成信号を除き、各 Cortex-A9 プロセッサのデバッグインタフェースは外部に対して、各プロセッサを独立にデバッグできるような形式で提示されます。

また、 Cortex-A9 MPCore は、デバッグおよびパフォーマンスモニタレジスタに対して、メモリマップされたアクセスを行うための、外部デバッグ APB インタフェースも提供します。

第 6 章デバッグを参照して下さい。

1.4.3 テスト設計用インタフェース

MBIST インタフェースについては、『Cortex-A9 MBIST コントローラテクニカルリファレンスマニュアル』を参照して下さい。

1.4.4 割り込みインタフェース

Cortex-A9 MPCore では、クラスタに存在するそれぞれの Cortex-A9 プロセッサについて、従来の nIRQ および nFIQ 割り込みラインが提供されます。

Cortex-A9 MPCore では、独立した割り込みインタフェースも提供され、割り込みライン数は大 224 まで構成可能で、内部割り込みコントローラに接続されます。

第 3 章割り込みコントローラを参照して下さい。


はじめに

1.5 MPCore に関する考慮事項

ここでは、マルチプロセッシングに関する考慮事項について説明します。このセクションは、次のサブセクションで構成されています。

• 「Cortex-A9 MPCore のコヒーレンシについて」

• 「マルチプロセッサでの用途を持つレジスタ」• 「保守操作のブロードキャスト」

1.5.1 Cortex-A9 MPCore のコヒーレンシについて

Cortex-A9 MPCore 内のメモリコヒーレンシは、ウィークリーオーダメモリ一貫性モデルに従って維持されます。

Cortex-A9 プロセッサが対称マルチプロセッシング (SMP) モードで動作しているとき、クラスタ内の各 Cortex-A9 プロセッサのレベル 1 データキャッシュ間では、キャッシュコヒーレンシが維持されます。このモードは、補助制御レジスタの SMP ビットにより制御されます。

コヒーレンシを維持するには、メモリをライトバック、共有可能、ノーマルメモリとしてマークする必要があります。

注共有可能属性がライトバックノーマルメモリ以外のメモリ領域に適用されている場合、その領域に保持されているデータはキャッシュ不可として扱われます。

1.5.2 マルチプロセッサでの用途を持つレジスタ

『Cortex-A9 テクニカルリファレンスマニュアル』に説明されている以下のレジスタには、マルチプロセッサでの用途が存在します。

• 補助制御レジスタ

• 構成ベースアドレスレジスタ

• マルチプロセッサ類似性レジスタ

1.5.3 保守操作のブロードキャスト

同じコヒーレントドメインで、 SMP モードで動作中のプロセッサはすべて、TLB およびキャッシュの保守操作を送受信できます。ブロードキャスト操作の詳細については、『ARM アーキテクチャリファレンスマニュアル』を参照して下さい。


はじめに

A9-MP クラスタ内の Cortex-A9 プロセッサは、 SMP モードで動作中(ACTLR.SMP = 1)、かつ保守操作のブロードキャストが可能なとき(ACTLR.FW = 1) に、ブロードキャストが可能な保守操作のブロードキャストを行います。

Cortex-A9 プロセッサは、 SMP モードで動作中 (ACTLR.SMP = 1) であれば、ブロードキャストされた保守操作を受信して実行できます。


はじめに

1.6 製品リビジョン

ここでは、プロセッサのリリースごとの機能の違いについて簡単に説明します。

• 「r0p0 と r0p1 の機能的な違い」

1.6.1 r0p0 と r0p1 の機能的な違い

r0p0 と r0p1 とで、説明されている機能に変更はありません。

この 2 つのリビジョンの唯一の違いは次のとおりです。

• r0p1 では、 r0p0 に関する既知のエンジニアリングの誤植がすべて修正されています。

• r0p1 では、命令側とデータ側の両方で、マイクロ TLB エントリ数が 8から 32 にアップグレードされています。

これらの変更はいずれも、本書に記載されている機能に影響しません。


『Cortex-A9 テクニカルリファレンスマニュアル』に記載されている相違点に加えて、次の相違点が存在します。

r1p0 にはグローバルタイマが存在します。「グローバルタイマについて」（ページ 4-10）を参照して下さい。

割り込みコントローラの INT が IRQS に変更されました。「SPI ステータスレジスタ」（ページ 3-11）を参照して下さい。

SCU CPU 電力ステータスレジスタのビットが再割り当てされました。「SCU CPU 電力ステータスレジスタ」（ページ 2-7）を参照して下さい。


『Cortex-A9 テクニカルリファレンスマニュアル』に記載されている相違点に加えて、次の相違点が存在します。

ACP 要求のコヒーレントスヌープの条件が修正されました。「ACP 要求」（ページ 2-24）を参照して下さい。

SCU 制御レジスタが更新されました。「SCU 制御レジスタ」（ページ 2-3）を参照して下さい。

• ビット 6 は、 GIC の追加クロックゲートを可能にします。

• ビット 5 は、 SCU の追加クロックゲートを可能にします。


はじめに

SCU セキュアアクセス制御レジスタの名前が、 SCU 非セキュアアクセス制御レジスタと変更されました。「SCU 非セキュアアクセス制御レジスタ」（ページ 2-12）を参照して下さい。

非セキュア状態における、全無効化レジスタ、および機能の削除。表 2-1 （ページ 2-3）を参照して下さい。

レベル 1 ミスとレベル 2 ヒットのレイテンシを適化するため、投機的ラインフィル機能が追加されました。「SCU 制御レジスタ」（ページ 2-3）のビット 3 を参照して下さい。

SCUIDLE 出力が追加されました。「SCU CPU 電力ステータスレジスタ」（ページ 2-7）を参照して下さい。

SCU に、デバイスアクセス用のフィルタリング機能が追加されました。「デバイスアクセスのフィルタリング」（ページ 2-21）を参照して下さい。

PERIPHCLK をオフにできるようになりました。「クロック」（ページ 5-2）を参照して下さい。

グローバルタイマを持つ各プロセッサについて、コンパレータの動作が変更されました。「グローバルタイマについて」（ページ 4-10）を参照して下さい。

PMUEVENT が追加されました。「パフォーマンス監視信号」（ページ A-21）を参照して下さい。


なし


なし


はじめに



本章では、スヌープ制御ユニット (SCU) について説明します。本章は次のセクションから構成されています。

• 「SCU について」（ページ 2-2）

• 「SCU レジスタ」（ページ 2-3）

• 「AMBA AXI マスタポートインタフェース」（ページ 2-15）

• 「AXI マスタインタフェースのクロック」（ページ 2-21）

• 「アクセラレータコヒーレンシポート」（ページ 2-24）

• 「WFE/SEV を使用しての外部エージェントとのイベント通信」（ページ 2-27）


スヌープ制御ユニット

2.1 SCU について

SCU は、 1 つから 4 つまでの Cortex-A9 プロセッサを、 AXI インタフェース経由でメモリシステムへ接続します。

SCU には次の機能があります。

• Cortex-A9 プロセッサ間でデータキャッシュのコヒーレンシを維持する。

• レベル 2 AXI メモリアクセスを開始する。

• レベル 2 アクセスを要求する Cortex-A9 プロセッサ間の調停を行う。

• ACP アクセスを管理する。

注 Cortex-A9 の SCU は、ハードウェアによる命令キャッシュのコヒーレンシ管理をサポートしていません。

2.1.1 TrustZone 拡張機能

SCU には、 ARM アーキテクチャのセキュリティ拡張機能のサポートが実装されています。「SCU アクセス制御レジスタ (SAC) レジスタ」（ページ 2-11）および「SCU 非セキュアアクセス制御レジスタ」（ページ 2-12）を参照して下さい。

2.1.2 SCU のイベント監視

それぞれの CPU イベントモニタは、 SCU の動作に関する統計データを収集するように構成可能です。イベント監視については、『Cortex-A9 テクニカルリファレンスマニュアル』を参照して下さい。



2.2 SCU レジスタ

SCU レジスタを、表 2-1 に示します。この表に示されているアドレスは、PERIPHBASE[31:13] で示される、 SCU メモリマップの領域のベースアドレスに対する相対値です。すべての SCU レジスタはバイトアクセス可能で、nSCURESET によりリセットされます。

注 SCU レジスタに、 NEON STR 命令で書き込むことはできません。

2.2.1 SCU 制御レジスタ

SCU 制御レジスタの特徴は次のとおりです。

目的 • L2C-310 によるレベル 2 への投機的ラインフィルを可能にする。

• すべてのデバイスを強制的に port0 とする操作を可能にする。

• IC スタンバイモードを可能にする。

• SCU スタンバイモードを可能にする。

• SCU RAM のパリティサポートを可能にする。

• アドレスフィルタリングを可能にする。

表 2-1 SCU レジスタの概要

PERIPHBASE[31:13] からのオフセット

名前リセット時の値バンクページ

0x00 SCU 制御レジスタ実装定義いいえ（ページ 2-3）

0x04 SCU 構成レジスタ実装定義いいえ（ページ 2-5）

0x08 SCU CPU 電力ステータスレジスタ

- いいえ（ページ 2-7）

0x0C SCU セキュア状態における全無効化レジスタ

0x0 いいえ（ページ 2-8）

0x40 フィルタリング開始アドレスレジスタ

FILTERSTART 入力により定義される

いいえ（ページ 2-9）

0x44 フィルタリング終了アドレスレジスタ

FILTEREND 入力により定義される

いいえ（ページ 2-10）

0x50 SCU アクセス制御 (SAC) レジスタ

b1111 いいえ（ページ 2-11）

0x54 SCU 非セキュアアクセス制御 (SNSAC) レジスタ

0x0 いいえ（ページ 2-12）



• SCU を稼働する。

使用制限 • このレジスタは、 SAC レジスタの関連ビットがセットされているとき、セキュア状態で書き込み可能です。

• このレジスタは、 SAC および SNSAC レジスタの関連ビットがセットされているとき、非セキュア状態で書き込み可能です。

構成すべての Cortex-A9 マルチプロセッサ構成で利用可能です。

属性レジスタの概要については、「SCU レジスタ」（ページ 2-3）を参照して下さい。

SCU 制御レジスタのビット割り当てを、図 2-1 に示します。

図 2-1 SCU 制御レジスタのビット割り当て

SCU 制御レジスタのビット割り当てを、表 2-2 に示します。

表 2-2 SCU 制御レジスタのビット割り当て

ビット名前説明

[31:7] - 予約

[6] IC スタンバイイネーブルこのビットがセットされているとき、保留中の割り込みが存在せず、読み出し / 書き込み要求を実行している CPU が存在しなければ、割り込みコントローラのクロックが停止します。

[5] SCU スタンバイイネーブルこのビットがセットされているとき、すべてのプロセッサが WFIモードで、 ACP （実装されている場合）で保留中の要求が存在せず、 SCU に残っている動作が存在しなければ、 SCU CLK がオフになります。SCU CLK がオフのとき、 ACP の ARREADYS、 AWREADYS、WREADYS は強制的に LOW になります。いずれかのプロセッサがWFI モードを終了するか、 ACP に新しい要求が発生すると、クロックはオンに戻されます。



2.2.2 SCU 構成レジスタ

SCU 構成レジスタの特徴は次のとおりです。

目的 • Cortex-A9 プロセッサに存在するタグ RAM のサイズを読み出す。

• コヒーレンシに属している Cortex-A9 プロセッサを特定する。

• 存在する Cortex-A9 プロセッサの数を読み出す。

使用制限このレジスタは読み出し専用です。


属性レジスタの概要については、「SCU レジスタ」（ページ 2-3）を参照して下さい。

このレジスタの形式を、図 2-2 （ページ 2-6）に示します。

[4] すべてのデバイスを強制的にport0 とする操作のイネーブル

このビットがセットされているとき、 AxCACHE = キャッシュ不可、バッファ可能である ACP またはプロセッサからの要求はすべて、強制的に AXI マスタポート M0 で発行されます。「アドレスフィルタリング機能」（ページ 2-20）を参照して下さい。

[3] SCU 投機的ラインフィルイネーブル

このビットがセットされているとき、コヒーレントラインフィル要求は、タグのルックアップと並列に、投機的に L2C-310 へ送信されます。タグのルックアップでミスが発生した場合、確認されたラインフィルが L2C-310 へ送信され、投機的要求によりデータ要求がすでに開始されているため、早期に RDATA が取得されます。この機能は、設計に L2C-310 が存在する場合のみ動作します。

[2] SCU RAM のパリティイネーブル

1 = パリティがオンです。

0 = パリティがオフです。これはデフォルトの設定です。

パリティのサポートが実装されていない場合、このビットは常に 0です。

[1] アドレスフィルタリングイネーブル

1 = アドレシングフィルタリングがオンです。

0 = アドレシングフィルタリングがオフです。

デフォルト値は、 nSCURESET がアサート解除されたときにサンプリングされた FILTEREN の値です。

SCU が単一マスタポート構成で実装されている場合、このビットは常に 0 です。「アドレスフィルタリング機能」（ページ 2-20）を参照して下さい。

[0] SCU イネーブル 1 = SCU が稼働しています。

0 = SCU は非稼働です。これはデフォルトの設定です。

表 2-2 SCU 制御レジスタのビット割り当て（続き）




図 2-2 SCU 構成レジスタのビット割り当て

SCU 構成レジスタのビット割り当てを、表 2-3 に示します。

表 2-3 SCU 構成レジスタのビット割り当て


[31:16] 予約常に 0 (SBZ)

[15:8] タグ RAM のサイズ

ビット [15:14] は、 Cortex-A9 プロセッサの CPU3 タグ RAM が存在する場合、そのサイズを示します。ビット [13:12] は、 Cortex-A9 プロセッサの CPU2 タグ RAM が存在する場合、そのサイズを示します。ビット [11:10] は、 Cortex-A9 プロセッサの CPU1 タグ RAM が存在する場合、そのサイズを示します。ビット [9:8] は、 Cortex-A9 プロセッサの CPU0 タグ RAM のサイズを示します。

エンコードは次のとおりです。b11 = 予約

b10 = 64KB キャッシュ、タグ RAM ごとに 256 インデクス



[7:4] SMP モードのCPU

各 Cortex-A9 プロセッサが、対称マルチプロセッシング (SMP) または非対称マルチプロセッシング (AMP) モードのどちらであるかを示します。

0 = この Cortex-A9 プロセッサはコヒーレンシに属さない AMP モードであるか、または存在しません。1 = この Cortex-A9 プロセッサは SMP モードで、コヒーレンシに属しています。

ビット 7 は CPU3 用です。




[3:2] 予約 SBZ

[1:0] CPU の数 Cortex-A9 MPCore プロセッサに存在する CPU の数。

b11 = CPU0、 CPU1、 CPU2、 CPU3 の 4 つの Cortex-A9 プロセッサが存在します。

b10 = CPU0、 CPU1、 CPU2 の 3 つの Cortex-A9 プロセッサが存在します。

b01 = CPU0 と CPU1 の 2 つの Cortex-A9 プロセッサが存在します。

b00 = CPU0 1 つの Cortex-A9 プロセッサが存在します。



2.2.3 SCU CPU 電力ステータスレジスタ

SCU CPU 電力ステータスレジスタの特徴は次のとおりです。

目的 Cortex-A9 プロセッサの、電力モードに関連する状態を指定する。

使用制限このレジスタは、 SAC レジスタの関連ビットがセットされているとき、セキュア状態で書き込み可能です。

このレジスタは、 SAC および SNSAC レジスタの関連ビットがセットされているとき、非セキュア状態で書き込み可能です。

休眠モードおよび電力オフモードは、外部の電力コントローラによって制御されます。 SCU CPU ステータスレジスタのビットは、外部の電力コントローラに対して、どの電力ドメインを電力オフにできるかを示します。

ノーマル以外の電力モードに移行する前に、 Cortex-A9 プロセッサは、電力コントローラへ移行先のモードを通知するため、ステータスフィールドを設定する必要があります。その後で、 Cortex-A9 プロセッサは WFI 開始命令を実行します。 WFI 状態では、 PWRCTLOn バスは稼働状態で、電力ドメインで何を行う必要があるかを電力コントローラに通知します。

また、 SCU CPU 電力ステータスレジスタのビットは、Cortex-A9 プロセッサが低電力モードを終了するとき、リセットのセットアップを実行する前に、状態を判断するため読み出すこともできます。

Cortex-A9 プロセッサのステータスフィールドは、リセット時に PWRCTLIn の値を取得します。ただし、存在しない Cortex-A9 プロセッサ用の値は除かれます。存在しないCortex-A9 プロセッサについて、このフィールドへの書き込みは無効です。

構成すべての Cortex-A9 MPCore 構成で利用可能です。

属性レジスタの概要については、「SCU レジスタの概要」（ページ 2-3）を参照して下さい。

SCU CPU 電力ステータスレジスタのビット割り当てを、図 2-3 （ページ 2-8）に示します。



図 2-3 SCU CPU 電力ステータスレジスタのビット割り当て

SCU CPU 電力ステータスレジスタのビット割り当てを、表 2-4 に示します。

2.2.4 SCU セキュア状態における全無効化レジスタ

SCU セキュア状態における全無効化レジスタの特徴は次のとおりです。

目的 Cortex-A9 プロセッサ単位で、ウェイごとに SCU タグRAM を無効化します。

使用制限このレジスタには、次の条件があります。

• 選択されたウェイのすべてのラインを無効化します。

• SAC レジスタの関連ビットがセットされているとき、セキュア状態で書き込み可能です。

表 2-4 SCU CPU 電力ステータスレジスタのビット割り当て


[31:26] 予約 SBZ

[25:24] CPU3 のステータス

Cortex-A9 プロセッサの電力ステータスを示します。

b00: ノーマルモード

b01: 予約

b10: Cortex-A9 プロセッサは休眠モードに移行しようとしているか、すでに休眠モードです。コヒーレンシ要求は Cortex-A9 プロセッサに送信されません。

b11: Cortex-A9 プロセッサは電力オフモードに移行しようとしているか、すでに電力オフモードであるか、存在しません。コヒーレンシ要求は Cortex-A9 プロセッサに送信されません。

[23:18] 予約 SBZ


Cortex-A9 プロセッサの電力ステータス

[15:10] 予約 SBZ



[7:2] 予約 SBZ







このレジスタの形式を、図 2-4 に示します。

図 2-4 SCU セキュア状態における全無効化レジスタのビット割り当て

SCU セキュア状態における全無効化レジスタのビット割り当てを、表 2-5 に示します。

2.2.5 フィルタリング開始アドレスレジスタ

フィルタリング開始アドレスレジスタの特徴は次のとおりです。

目的マスタポートが 2 つ存在する構成で、マスタポート 1 に使用される開始アドレスを指定する。

使用制限このレジスタは、次の条件で書き込み可能です。

• SAC レジスタの関連ビットがセットされているとき、セキュア状態で

• SAC および SNSAC レジスタの関連ビットがセットされているとき、非セキュア状態で

構成マスタポートが 2 つ存在する構成のすべてで利用可能です。マスタポートが 1 つだけ存在する場合、これらのレジスタは実装されません。すべてのフィルタリングレジスタについて書き込みは無効で、読み出し値は 0x0 です。

表 2-5 SCU セキュア状態における全無効化レジスタのビット割り当て


[31:16] - -

[15:12] CPU3 のウェイ CPU3 で無効化の必要があるウェイを示しています。 Cortex-A9 MPCore プロセッサのプロセッサ数が 4 未満の場合、これらのビットへの書き込みは無効です。



[3:0] CPU0 のウェイ CPU0 で無効化の必要があるウェイを示しています。




フィルタリング開始アドレスレジスタのビット割り当てを、図 2-5 に示します。

図 2-5 フィルタリング開始アドレスレジスタのビット割り当て

フィルタリング開始アドレスレジスタのビット割り当てを、表 2-6 に示します。

「構成信号」（ページ A-5）を参照して下さい。

2.2.6 フィルタリング終了アドレスレジスタ

フィルタリング終了アドレスレジスタの特徴は次のとおりです。

目的マスタポートが 2 つ存在する構成で、マスタポート 1 に使用される終了アドレスを指定する。



• SAC および SNSAC レジスタの関連ビットがセットされているとき、非セキュア状態で

• 終了アドレス自体もアドレスの範囲に含まれます。つまり、メモリのアドレス空間で上位に存在する1 メガバイトを、フィルタリングのアドレス範囲に含めることができます。

構成マスタポートが 2 つ存在する製品構成のすべてで利用可能です。マスタポートが 1 つだけ存在する場合、すべてのフィルタリングレジスタについて書き込みは無効で、読み出し値は 0x0 です。

031

SBZ

1920

表 2-6 フィルタリング開始アドレスレジスタのビット割り当て


[31:20] フィルタリング開始アドレス

マスタポートが 2 つ存在する構成で、アドレスフィルタリングが可能であるとき、マスタポート 1 で使用される開始アドレス。

デフォルト値は、リセット終了時にサンプリングされた FILTERSTART の値です。このピンの値は、上位アドレスビットを 1MB 単位で指定します。

[19:0] - SBZ



属性レジスタの概要については、表 2-1 （ページ 2-3）を参照して下さい。

フィルタリング終了アドレスレジスタのビット割り当てを、図 2-6 に示します。

図 2-6 フィルタリング終了アドレスレジスタのビット割り当て

フィルタリング終了アドレスレジスタのビット割り当てを、表 2-7 に示します。

「構成信号」（ページ A-5）を参照して下さい。

2.2.7 SCU アクセス制御レジスタ (SAC) レジスタ

SAC の特徴は次のとおりです。

目的 Cortex-A9 プロセッサ単位で、次のレジスタへのアクセスを制御します。

• 「SCU 制御レジスタ」（ページ 2-3）

• 「SCU CPU 電力ステータスレジスタ」（ページ 2-7）

• 「SCU セキュア状態における全無効化レジスタ」（ページ 2-8）

• 「フィルタリング開始アドレスレジスタ」（ページ 2-9）

• 「フィルタリング終了アドレスレジスタ」（ページ 2-10）

• 「SCU 非セキュアアクセス制御レジスタ」（ページ 2-12）



031

SBZ

1920

表 2-7 フィルタリング終了アドレスレジスタのビット割り当て


[31:20] フィルタリング終了アドレス

マスタポートが 2 つ存在する構成で、アドレスフィルタリングが可能であるとき、マスタポート 1 で使用される終了アドレス。

デフォルト値は、リセット終了時にサンプリングされた FILTEREND の値です。このピンの値は、上位アドレスビットを 1MB 単位で指定します。

[19:0] - SBZ



• SAC および SCU 非セキュアアクセス制御レジスタの関連ビットがセットされているとき、非セキュア状態で



SCU SAC レジスタのビット割り当てを、図 2-7 に示します。

図 2-7 SCU アクセス制御レジスタのビット割り当て

SCU アクセス制御レジスタのビット割り当てを、表 2-8 に示します。

31 3 2 1 0

SBZ

CPU3CPU2CPU1CPU0

4

表 2-8 SCU アクセス制御レジスタのビット割り当て


[31:4] SBZ -

[3] CPU3 0 = CPU3 はコンポーネントにアクセスできません。a

1 = CPU3 はコンポーネントにアクセスできます。これはデフォルト値です。

[2] CPU2 0 = CPU2 はコンポーネントにアクセスできません。






a. アクセス可能なコンポーネントは、 SAC レジスタ、 SCU 制御レジスタ、 SCU CPU ステータスレジスタ、セキュア状態における全無効化レジスタ、フィルタリングレジスタ、 SCU CPU 電力ステータスレジスタです。



2.2.8 SCU 非セキュアアクセス制御レジスタ

SCU 非セキュアアクセス制御レジスタの特徴は次のとおりです。

目的 Cortex-A9 プロセッサ単位で、次のレジスタへの非セキュアアクセスを制御します。


• 「SCU CPU 電力ステータスレジスタ」（ページ 2-7）



• 「SCU アクセス制御レジスタ (SAC) レジスタ」（ページ 2-11）

また、グローバルタイマ、プライベートタイマ、ウォッチドッグへの非セキュアアクセスも制御します。

使用制限 • このレジスタは、 SAC レジスタの関連ビットがセットされているとき、セキュア状態で書き込み可能です。



SCU 非セキュアアクセス制御レジスタのビット割り当てを、図 2-8 に示します。

図 2-8 SCU 非セキュアアクセス制御レジスタのビット割り当て

SCU 非セキュアアクセス制御レジスタのビット割り当てを、表 2-9 に示します。

31 3 2 1 0

SBZ

48 7 6 59101112



表 2-9 SCU 非セキュアアクセス制御レジスタのビット割り当て


[31:12] SBZ -

[11] CPU3 のグローバルタイマ CPU<n> 用のグローバルタイマへの非セキュアアクセス。

• ビット [11] の場合、 <n> は 3 です。

• ビット [10] の場合、 <n> は 2 です。

• ビット [9] の場合、 <n> は 1 です。

• ビット [8] の場合、 <n> は 0 です。

0 = セキュアアクセスのみ。これはデフォルト値です。

1 = セキュアアクセスと非セキュアアクセスが可能

[10] CPU2 のグローバルタイマ



[7] CPU<n> のプライベートタイマ

CPU<n> のプライベートタイマおよびウォッチドッグへの非セキュアアクセス。• ビット [7] の場合、 <n> は 3 です。

• ビット [6] の場合、 <n> は 2 です。

• ビット [5] の場合、 <n> は 1 です。

• ビット [4] の場合、 <n> は 0 です。

0 = セキュアアクセスのみ。非セキュアでは読み出し値 0 です。これはデフォルト値です。1 = セキュアアクセスと非セキュアアクセスが可能

[6]

[5]

[4]

[3] CPU<n> のコンポーネントアクセス

CPU<n> 用のコンポーネントへの非セキュアアクセス。

• ビット [3] の場合、 <n> は 3 です。

• ビット [2] の場合、 <n> は 2 です。

• ビット [1] の場合、 <n> は 1 です。

• ビット [0] の場合、 <n> は 0 です。

0 = CPU はコンポーネントに書き込めません。a 1 = CPU はコンポーネントにアクセスできます。a

[2]

[1]

[0]

a. アクセス可能なコンポーネントは、 SAC レジスタ、 SCU 制御レジスタ、 SCU CPU ステータスレジスタ、フィルタリングレジスタ、 SCU CPU 電力ステータスレジスタです。



2.3 AMBA AXI マスタポートインタフェース

次に示すサブセクションでは、 AMBA AXI インタフェースについて説明します。

• 「AXI 発行機能」

• 「Cortex-A9 MPCore の AXI トランザクション」（ページ 2-16）

• 「AXI トランザクション ID」（ページ 2-16）

• 「AXI USER 属性のエンコード」（ページ 2-18）

• 「アドレスフィルタリング機能」（ページ 2-20）

2.3.1 AXI 発行機能

Cortex-A9 MPCore のレベル 2 インタフェースは、 2 つの 64 ビット幅の AXIバスマスタを持つことができます。バスマスタが 2 つ存在する構成では、アドレスフィルタリングを構成するオプションも使用できます。「アドレスフィルタリング機能」（ページ 2-20）を参照して下さい。 AXI マスタインタフェースの属性を、表 2-10 に示します。

表 2-10 AXI マスタインタフェースの属性

属性形式

書き込み発行機能プロセッサごとに 10 個で、次のものが含まれます。• キャッシュ不可の書き込み 8 つ

• 退出 2 つSCU からの退出トラフィックについて、 2 つの追加書き込みを実行することもできます。ACP が実装されている場合、さらに 3 つの書き込みトランザクションを発行できます。

読み出し発行機能プロセッサごとに 14 個で、次のものが含まれます。• 命令読み出し 4 つ

• ラインフィル読み出し 6 つ

• キャッシュ不可読み出し 4 つACP が実装されている場合、さらに 7 つの読み出しトランザクションを発行できます。

統合発行機能プロセッサごとに大 24 個。

さらに、 SCU 退出について 2 つ。ACP が実装されている場合、さらに 10 個のトランザクションを発行できます。

書き込み ID 機能 32

書き込みインターリーブ機能 1

書き込み ID 幅 6

読み出し ID 機能 32

読み出し ID 幅 6



AXI プロトコルおよび各 AXI 信号の意味については、本書では解説しません。詳細については、『AMBA AXI プロトコル v1.0 仕様』を参照して下さい。

注これらの数値は、 Cortex-A9 MP プロセッサの理論上の大値です。標準的なシステムで、これらの数値に到達する可能性はほとんどありません。システムリソースについてのプロファイリングを実行し、その結果に応じてパフォーマンスを適化するように調整を行うことをお勧めします。

2.3.2 Cortex-A9 MPCore の AXI トランザクション

Cortex-A9 MPCore には、大 4 つの Cortex-A9 プロセッサが含まれ、各プロセッサは『Cortex-A9 テクニカルリファレンスマニュアル』に記載されているAXI トランザクションのサブセットのみを生成できます。その結果、Cortex-A9 MPCore のマスタポートには、 AXI トランザクションのこのサブセットのみが現れます。

ただし、 ACP が実装されている場合は、この一覧に定義されていないトランザクションが ACP トラフィックにより生成されることがあります。

2.3.3 AXI トランザクション ID

Cortex-A9 MPCore プロセッサが AXI マスタポートに発行する AXI トランザクションのソースには、いくつかの可能性があります。ここでは、 AXI トランザクション ID と AXI USER ビットについて、次に示すサブセクションで説明します。

• 「ARIDMx[5:0] のエンコード」

• 「AWIDMx[5:0] のエンコード」（ページ 2-17）

• 「ARUSERMx[6:0] のエンコード」（ページ 2-18）

• 「AWUSERMx[8:0] のエンコード」（ページ 2-19）

ARIDMx[5:0] のエンコード

ここでは、読み出しトランザクションの ARIDMx[5:0] エンコードについて説明します。表 2-11 （ページ 2-17）に示すように、 Cortex-A9 プロセッサから発生するトランザクションと、 ACP から発生するトランザクションとは、ARIDMx[2] のエンコードによって区別されます。

• ARIDMx[2] = 0 の場合、トランザクションは Cortex-A9 プロセッサのいずれか 1 つから発生したものです。



• ARIDMx[2] = 1 の場合、トランザクションは ACP から発生したものです。

AWIDMx[5:0] のエンコード

ここでは、書き込みトランザクションの AWIDMx[5:0] エンコードについて説明します。表 2-12 （ページ 2-18）に示すように、 Cortex-A9 プロセッサから発生するトランザクションと、 ACP から発生するトランザクションとは、AWIDMx[2] のエンコードによって区別されます。

• AWIDMx[2] = 0 の場合、トランザクションは Cortex-A9 プロセッサのいずれか 1 つから発生したものです。

表 2-11 ARID のエンコード

トランザクションタイプ

Cortex-A9 のトランザクション ACP のトランザクション

ARIDMx[2] ARIDMx[2] = 0 ARIDMx[2] = 1

ARIDMx[5:3] トランザクションタイプ。b000 キャッシュ不可

b010 データラインフィルバッファ 0b011 データラインフィルバッファ 1b100 命令ラインフィル

b101 命令ラインフィル



ACP 読み出し ID。

ARIDMx[5:3] = ARIDS[2:0]

ARIDMx[1:0] Cortex-A9 プロセッサ。b00 CPU0b01 CPU1b10 CPU2b11 CPU3

未使用、常に b00



• AWIDMx[2] = 1 の場合、トランザクションは ACP から発生したものです。

2.3.4 AXI USER 属性のエンコード

ここでは、マスタポート上の実装固有の AXI USER ビットのエンコードについて、次に示すサブセクションで説明します。

• 「ARUSERMx[6:0] のエンコード」

• 「AWUSERMx[8:0] のエンコード」（ページ 2-19）

ARUSERMx[6:0] のエンコード

ここでは、読み出しトランザクションの ARUSERMx[6:0] エンコードについて説明します。表 2-13 （ページ 2-19）に示すように、 ARUSERMx エンコードの値と意味は、トランザクションのソースによって異なります。トランザクションには、 Cortex-A9 プロセッサから発生したものと、 ACP から発生したものとが存在します。

• ARIDMx[2] = 0 の場合、 Cortex-A9 プロセッサのいずれか 1 つから発生したものです。

表 2-12 AWIDMx のエンコード


Cortex-A9 のトランザクション ACP のトランザクション

AWIDMx[2] AWIDMx[2] = 0 AWIDMx[2] = 1

AWIDMx[5:3] b000 キャッシュ不可

b010 退出

b011 退出

b100 退出

b101 退出

ACP 読み出し ID。

AWIDMx[5:3] = AWIDS[2:0]

AWIDMx[1:0] b00 CPU0b01 CPU1b10 CPU2b11 CPU3

未使用、常に b00



• ARIDMx[2] = 1 の場合、 ACP から発生したものです。

AWUSERMx[8:0] のエンコード

ここでは、書き込みトランザクションの AWUSERMx[8:0] のエンコードについて説明します。表 2-14 （ページ 2-20）に示すように、 AWUSERMx のエンコードの値と意味は、トランザクションのソースによって異なります。

• AWIDMx[2] = 0 の場合、 Cortex-A9 プロセッサのいずれか 1 つから発生したものです。

表 2-13 ARUSERMx[6:0] のエンコード


Cortex-A9 のトランザクション

ARIDMx[2] = 0ACP のトランザクション

ARIDMx[2] = 1

ARUSERMx[6] L2C-310 への投機的ラインフィル ACP USER ビット。

ARUSERMx[6:5] = 2'b00ARUSERMx[5] プリフェッチヒント

ARUSERMx[4:1] 内部属性。b0000 ストロングリオーダ

b0001 デバイス

b0011 ノーマルメモリ、キャッシュ不可

b0110 ライトスルー

b0111 ライトバック、書き込み割り当てなし

b1111 ライトバック、書き込み割り当て

ARUSERMx[4:1] = ARUSERSx[4:1]

ARUSERMx[0] 共有ビット。1 コヒーレント要求

0 非コヒーレント要求



• AWIDMx[2] = 1 の場合、 ACP から発生したものです。

2.3.5 アドレスフィルタリング機能

SCU レジスタバンクには、アドレスフィルタリング機能を提供するための専用レジスタが含まれています。




リセット終了時に、 FILTEREN、 FILTERSTART、 FILTEREND ピンに出力されている値が、 3 つのレジスタによりサンプリングされます。これらのレジスタは書き込み可能ですが、リセット終了時にサンプリングされた値を変更しないことを強くお勧めします。

表 2-14 AWUSERMx[8:0] のエンコード


Cortex-A9 のトランザクション

AWIDMx[2] = 0ACP のトランザクション

AWIDMx[2] = 1

AWUSERMx[8] 早期 BRESP イネーブル ACP USER ビット。AWUSERMx[8:5] = 4'b0000AWUSERMx[7] 書き込みラインがすべて 0 であることを示す

AWUSERMx[6] クリーニング退出情報

AWUSERMx[5] レベル 1 退出情報

AWUSERMx[4:1] 内部属性。b0000 ストロングリオーダ

b0001 デバイス

b0011 ノーマルメモリ、キャッシュ不可

b0110 ライトスルー

b0111 ライトバック、書き込み割り当てなし

b1111 ライトバック、書き込み割り当て

AWUSERMx[4:0] = AWUSERS[4:0]a

AWUSERMx[0] 共有ビット。b0 非コヒーレント要求

b1 コヒーレント要求

a. ACP に接続されている各マスタエージェントは、独自の AXI USER 信号を指定できます。ただし、整合性を維持するため、 ACP AXI USER 信号のエンコードは、 Cortex-A9 プロセッサのエンコードと一致させることをお勧めします。



アドレスフィルタリングが可能なとき、 SCU 制御レジスタのビット [1] = 1で、フィルタリング開始アドレスとフィルタリング終了アドレスとの間のアドレス範囲に含まれるアクセスはすべて、 AXI マスタポート M1 上で発行されます。この範囲外のアクセスはすべて、 AXI マスタポート M0 上にリダイレクトされます。

このフィルタリング規則は、 AXI 要求のタイプと属性について個別に適用されます。

アドレスフィルタリングが不可能なとき、 AXI の順序付け規則が遵守されているという前提で、アクセスは AXI マスタポート M0 または AXI マスタポート M1 上で同様に発行できます。ただし、この場合には、ロックされた排他アクセスは、常に AXI マスタポート M0 上で発行されます。

デバイスアクセスのフィルタリング

r2p0 リビジョンでは、 SCU がすべてのデバイスアクセスを同じ AXI マスタポート (M0) にリダイレクトすることもできます。「SCU 制御レジスタ」（ページ 2-3）を参照して下さい。

この機能は、低速なデバイストラフィックが予測されるシステムで使用できます。すべてのデバイストラフィックを同じ AXI マスタポート M0 にリダイレクトすると、もう 1 つの AXI マスタポートである M1 を、他の種類のトラフィック、例えばキャッシュ可能なトラフィック用に利用可能にできます。

注アドレスフィルタリング機能は、デバイスを強制的に AXI マスタポート M0へリダイレクトする機能よりも優先されます。つまり、アドレスフィルタリングが可能な場合、アドレスフィルタリングの範囲に含まれるデバイスアクセスは、 SCU 制御レジスタのビット [1] がセットされている場合でも、 AXIマスタポート M1 上で発行されます。

2.3.6 AXI マスタインタフェースのクロック

Cortex-A9 MPCore バスインタフェースユニットは、 CLK に相対的な次のAXI バス比率をサポートしています。

• クロックイネーブル経由の整数倍（1:1、 2:1、 3:1 など）

• クロックイネーブル経由の整数の 1/2 倍（1.5、 2.5、 3.5 倍）

これらの比率は、外部ピンとシステムレジスタにより構成されます。いずれの場合も AXI 転送は常に同期です。整数倍、整数の 1/2 倍のいずれについても、非同期 AXI インタフェースの要件は存在しません。これをサポートするため、次の信号が AXI の入力および出力信号を認定します。

• INCLKLENM0 および OUTCLKLENM0• INCLKLENM1 および OUTCLKLENM1



タイミング比率が 2 対 3 のとき、スレーブからマスタへの入力データを、図 2-9 に示します。

図 2-9 2 対 3 比率でのスレーブからマスタへの入力データ

タイミング比率が 2 対 5 のとき、スレーブからマスタへの入力データを、図 2-10 に示します。

図 2-10 2 対 5 比率でのスレーブからマスタへの入力データ

タイミング比率が 2 対 3 のとき、マスタからスレーブへの出力データを、図 2-11 に示します。

図 2-11 2 対 3 比率でのマスタからスレーブへの出力データ

D0 D1 D2 D3

D0 D1 D2 D3

D0

D0 D1

D1 D2

D0 D1

D0

D2 D3

D1 D2 D3



タイミング比率が 2 対 5 のとき、マスタからスレーブへの出力データを、図 2-12 に示します。

図 2-12 2 対 5 比率でのマスタからスレーブへの出力データ

2.3.7 ACP インタフェースのクロック

AXI マスタポートインタフェースとは異なり、 ACP ポートは AXI クロックとSCU クロックとの間で、 1/2 倍のクロック比率をサポートしません。

整数倍のクロック比率のみが、単一の ACLKENS 信号を使用してサポートされます。

ACKLENS が、 CLK と、 ACP AXI クロックの ACLK との間で、 3:1 のクロック比率で使用されるタイミングの例を、図 2-13 に示します。

図 2-13 ACLKENS タイミングの例

ACP スレーブポートは、 ACLKENS が HIGH のとき、 CLK の立ち上がりエッジでのみ、 AXI 入力要求と AXI 出力値をサンプリングします。

D0 D1

D0

D2

D1



2.4 アクセラレータコヒーレンシポート

アクセラレータコヒーレンシポート (ACP) はオプションの AXI 64 ビットスレーブポートで、キャッシュされていない AXI マスタペリフェラル、例えばDMA エンジンや暗号化エンジンに接続可能です。

SCU 上の AMBA 3 AXI 互換スレーブインタフェースは、広範なシステムマスタの相互接続ポイントとなります。このインタフェースは Cortex-A9 MPCoreプロセッサと直接、より的確に接続されているため、総合的なシステムパフォーマンス向上や消費電力削減、およびソフトウェア簡素化に役立ちます。 ACP タイミングの説明を、「ACP インタフェースのクロック」（ページ 2-23）に示します。

次に示すサブセクションでは、 ACP について説明します。

• 「ACP 要求」

• 「ACP の制限」（ページ 2-25）

2.4.1 ACP 要求

ACP 上で実行される読み出しおよび書き込み要求は、その要求がコヒーレントであるかどうかによって動作が異なります。 ACP 要求は、次のように動作します。

ACP コヒーレント読み出し要求

ACP 読み出し要求は、 ARUSER[0] = 1 および ARCACHE[1] = 1 で、 ARVALID の場合にコヒーレントです。

この場合、 SCU によりコヒーレンシが強制されます。

Cortex-A9 MPCore 内の Cortex-A9 プロセッサのいずれか 1つにデータが存在する場合、データは該当のプロセッサから直接読み出され、 ACP ポートへ返されます。

どの Cortex-A9 プロセッサにもデータが存在しない場合、Cortex-A9 MPCore AXI マスタポートの 1 つに読み出し要求が発行され、ロック属性を除くすべての AXI パラメータが提供されます。

ACP 非コヒーレント読み出し要求

ACP 読み出し要求は、 ARUSER[0] = 0 およびARCACHE[1] = 0 で、 ARVALID の場合に非コヒーレントです。

この場合、 SCU はコヒーレンシを強制せず、読み出し要求は利用可能な Cortex-A9 MPCore AXI マスタポートの 1つに直接転送されます。



ACP コヒーレント書き込み要求

ACP 書き込み要求は、AWUSER[0] = 1 および AWCACHE[1] = 1 で、 AWVALID の場合にコヒーレントです。

この場合、 SCU によりコヒーレンシが強制されます。

Cortex-A9 MPCore 内の Cortex-A9 プロセッサのいずれか 1つにデータが存在する場合、データは初に、該当のCPU からクリーニングされ、無効化されます。

どの Cortex-A9 プロセッサにもデータが存在しない場合に、またはデータのクリーニングと無効化が行われた後に、 Cortex-A9 MPCore AXI マスタポートの 1 つに書き込み要求が発行され、ロック属性を除くすべての該当 AXI パラメータが提供されます。

注書き込みパラメータが適切に設定されていれば、トランザ

クションでレベル 2 キャッシュに割り当てを行うこともできます。

ACP 非コヒーレント書き込み要求

ACP 書き込み要求は、 AWUSER[0] = 1 およびAWCACHE[1] = 0 で、 AWVALID の場合に非コヒーレントです。

この場合、 SCU はコヒーレンシを強制せず、書き込み要求は利用可能な Cortex-A9 MPCore AXI マスタポートの 1つに直接転送されます。

2.4.2 ACP の制限

ACP はキャッシュライン長の転送に適化されており、広範な AMBA 3 AXI要求をサポートしますが、いくつかの制限を考慮する必要があります。ここでは、 ACP のいくつかの制限について説明します。このセクションは、次のサブセクションで構成されています。

• ACP パフォーマンスの制限

• ACP 機能の制限

ACP パフォーマンスの制限

ACP アクセスは、 Cortex-A9 プロセッサのコヒーレント要求に一致する転送に適化されています。

• ダブルワード 4 つで構成されるラップされたバースト（長さ = 3、サイズ = 3）で、 64 ビットのアラインドアドレスを使用し、すべてのバイトストローブがセットされている転送



• ダブルワード 4 つで構成される増分バーストで、初のアドレスがキャッシュラインの先頭に対応し、すべてのバイトストローブがセットされている転送

高のパフォーマンスを達成するには、この適化形式と一致する ACP アクセスを使用して下さい。この形式に一致しない ACP アクセスは、 SCU 適化の利点を受けられず、パフォーマンスが大きく低下します。

ACP 機能の制限

ACP は完全な AMBA 3 AXI スレーブコンポーネントですが、次に示す転送はサポートされていません。

• コヒーレントメモリへの排他読み出し / 書き込みトランザクション

• コヒーレントメモリへのロック付き読み出し / 書き込み転送

• すべてのバイトストローブがセットされていない、適化されたコヒーレント読み出し / 書き込み転送

結果として、 LDREX/STREX 機構を ACP 経由で使用し、 AxUSER[0] = 1 および AxCACHE[1] = 1 にマークされているコヒーレントメモリ領域に排他アクセスを行うことはできません。

ただし、 AxUSER[0] = 0 または AxCACHE[1] = 0 にマークされている非コヒーレントメモリ領域については、 ACP 経由の LDREX/STREX 機構が完全にサポートされます。



2.5 WFE/SEV を使用しての外部エージェントとのイベント通信

コヒーレンシポート、または他の任意の外部エージェントに接続されているペリフェラルは、 EVENTI ピンを使用する Cortex-A9 MPCore プロセッサのWFE/SEV イベント通信に関与できます。このピンがアサートされているとき、クラスタ内のすべての Cortex-A9 プロセッサへイベントメッセージが送信されます。これは、クラスタのプロセッサの 1 つで SEV 命令を実行した場合と同様です。これによって、外部エージェントは、セマフォを解放したことと、プロセッサが電力削減モードを終了できることを、プロセッサへ通知できます。 EVENTI 入力ピンは、プロセッサから可視であるように、低でも CPUCLK の 1 クロックサイクルの間 HIGH に保持される必要があります。

外部エージェントは、 EVENTO ピンをチェックすることで、クラスタ内のCortex-A9 プロセッサのうち低 1 つが SEV 命令を実行したことを確認できます。このピンは、クラスタ内の Cortex-A9 プロセッサのいずれかが SEV 命令を実行したとき、 1 CLK クロックサイクルの間 HIGH にセットされます。



割り込みコントローラは、『ARM 汎用割り込みコントローラアーキテクチャ仕様 1.0』に準拠しています。本章では、割り込みコントローラの実装定義の機能について説明します。『ARM 汎用割り込みコントローラアーキテクチャ仕様』にすでに説明されている情報は繰り返し記述しません。本章は次のセクションから構成されています。

• 「割り込みコントローラについて」（ページ 3-2）

• 「セキュリティ拡張機能のサポート」（ページ 3-4）

• 「分配器のレジスタの説明」（ページ 3-5）

• 「割り込みインタフェースレジスタの説明」（ページ 3-13）


割り込みコントローラ

3.1 割り込みコントローラについて

割り込みコントローラは、 Cortex-A9 MPCore 設計に含まれる単機能ユニットです。Cortex-A9 プロセッサごとに 1 つの割り込みインタフェースが存在します。

割り込みコントローラはメモリマップされます。 Cortex-A9 プロセッサは、プライベートインタフェースを使用し、 SCU 経由で割り込みコントローラにアクセスします。「プライベートメモリ領域」（ページ 1-5）を参照して下さい。

3.1.1 割り込みコントローラのクロック周波数

クロック周期は、統合時に、 MPCore クロック周期の整数倍に構成されます。この倍数 N は 2 以上です。外部割り込みラインを駆動する信号の小パルス幅は、Cortex-A9 プロセッサの N クロックサイクル分になります。 PERIPHCLK およびPERIPHCLKEN の説明については、第 5 章クロック、リセット、電力管理を参照して下さい。

タイマとウォッチドッグは、割り込みコントローラと同じクロックを使用します。

3.1.2 割り込み分配器の割り込みソース

割り込み分配器は、すべての割り込みソースを集中化してから、も優先度の高い割り込みを、各 Cortex-A9 プロセッサへディスパッチします。

複数の Cortex-A9 プロセッサを対象とした割り込みは、同時に 1 つの Cortex-A9 プロセッサによってのみ取得されることが、ハードウェアにより保証されます。

すべての割り込みソースは固有の ID によって識別されます。すべての割り込みソースには ? 独自の構成可能な優先度と、対象となる Cortex-A9 プロセッサの一覧が存在します。これは、割り込み分配器によってトリガされたときに割り込みが送られるCortex-A9 プロセッサの一覧です。

割り込みソースには次のタイプがあります。

ソフトウェア生成割り込み (SGI)

各 Cortex-A9 プロセッサにはプライベート割り込みの ID0 ～ ID15 が存在し、これらはソフトウェアによってのみトリガ可能です。要求を行うCortex-A9 プロセッサが SGI の処理時に自分の CPU ID を判断する必要がないように、これらの割り込みにはエイリアスが付けられています。SGI の優先度は、送信側の Cortex-A9 プロセッサではなく、受信側のCortex-A9 プロセッサによりバンク SGI 優先度レジスタに設定されている値によって決定されます。

グローバルタイマ、 PPI(0)

グローバルタイマは ID27 を使用します。

従来の nFIQ ピン、 PPI(1)

従来の FIQ モードでは、従来の nFIQ ピンは、 Cortex-A9 プロセッサ単位で、割り込み分配器ロジックをバイパスし、 Cortex-A9 プロセッサへ直接割り込み要求を駆動します。

Cortex-A9 プロセッサが、独自の Cortex-A9 プロセッサインタフェースを稼働して、従来のモードの従来のピンではなく、割り込みコントローラを使用する場合、従来の nFIQ ピンは他の割り込みラインと同様に扱われ、 ID28 を使用します。

プライベートタイマ、 PPI(2)

各 Cortex-A9 プロセッサには、割り込みを生成できる専用のプライベートタイマが存在し、 ID29 を使用します。



ウォッチドッグタイマ、 PPI(3)

各 Cortex-A9 プロセッサには、割り込みを生成できる専用のウォッチドッグタイマが存在し、 ID30 を使用します。

従来の nIRQ ピン、 PPI(4)

従来の IRQ モードでは、従来の nIRQ ピンは、 Cortex-A9 プロセッサ単位で、割り込み分配器ロジックをバイパスし、 Cortex-A9 プロセッサへ直接割り込み要求を駆動します。

Cortex-A9 プロセッサが、独自の Cortex-A9 プロセッサインタフェースを稼働して、従来のモードの従来のピンではなく、割り込みコントローラを使用する場合、従来の nIRQ ピンは他の割り込みラインと同様に扱われ、 ID31 を使用します。

共有ペリフェラル割り込み (SPI)

SPI は、関連付けられている割り込み入力ライン上に生成されたイベントによってトリガされます。割り込みコントローラは、大 224 の割り込み入力ラインをサポートしています。割り込み入力ラインは、エッジ感知（ポジティブエッジ）またはレベル感知（HIGH レベル）に構成できます。 SPI の ID は、 ID32 から始まります。



3.2 セキュリティ拡張機能のサポート

割り込みコントローラでは、実装されているすべての割り込みを、セキュアまたは非セキュアとして個別に定義できます。

セキュア割り込みは、 ICPICR レジスタの FIQen ビットにより、 Cortex-A9 プロセッサの IRQ または FIQ 割り込み機構を使用するようプログラムできます。非セキュア割り込みは常に、 Cortex-A9 プロセッサの IRQ 機構を使用して通知されます。

3.2.1 優先度の形式

Cortex-A9 プロセッサには、『ARM 汎用割り込みコントローラアーキテクチャ仕様』に記載されている、 5 ビットの優先度形式が実装されています。非セキュア状態では、優先度形式の 4 ビットのみが可視です。

3.2.2 CFGSDISABLE の使用

割り込みコントローラには、 CFGSDISABLE がアサートされているとき、重要な構成レジスタへの書き込みアクセスを防止する機能があります。この信号は、分配器および Cortex-A9 プロセッサインタフェースのセキュア制御レジスタへの書き込み動作、および割り込みコントローラのロック可能共有ペリフェラル割り込み (LSPI) を制御します。

CFGSDISABLE を使用するときは、システムのブートプロセス時、ソフトウェアでレジスタの構成が完了した後で、 CFGSDISABLE をアサートすることをお勧めします。システムはハードリセットが発生したときのみ、 CFGSDISABLE をアサート解除するのが理想的です。

CFGSDISABLE が HIGH のとき、割り込みコントローラは分配器内で次のレジスタへの書き込みアクセスを禁止します。

分配器

ICDDCR のセキュアイネーブル

ICDICTR の LSPI フィールドにより定義されるセキュア割り込み

• 割り込みセキュリティレジスタ

• 割り込みイネーブルセットレジスタ

• 割り込みイネーブルクリアレジスタ

• 割り込み保留セットレジスタ

• 割り込み保留クリアレジスタ

• 割り込み優先度レジスタ

• ICDIPTR

• 割り込み構成レジスタ

Cortex-A9 の割り込みインタフェース

ICCICR （EnableNS ビットを除く）

CFGSDISABLE をアサートした後では、レジスタのビットは読み出し専用に変更され、これらのセキュア割り込みの動作は、仮に不法なコードがセキュアドメインに存在しても、変更不能になります。



3.3 分配器のレジスタの説明

ここでは、分配器で提供されるレジスタについて説明します。分配器のレジスタの一覧を、表 3-1 に示します。

表 3-1 に記載されていないレジスタは RAZ/WI です。このセクションでは、『ARM 汎用割り込みコントローラアーキテクチャ仕様 1.0』にすでに記載されているレジスタに関する情報は、繰り返し説明しません。

ICDIPR および ICDIPTR レジスタは、バイトアクセスおよびワードアクセスが可能です。表 3-1 に記載されている他のすべてのレジスタは、ワードアクセス可能です。

PERIPHBASE[31:13] からこのページまでのオフセットについては、表 1-3 （ページ 1-6）を参照して下さい。

表 3-1 分配器のレジスタの概要

ベース名前タイプリセット時の値幅説明

0x000 ICDDCRa RW 0x00000000 32 「分配器制御レジスタ」（ページ 3-6）

0x004 ICDICTR RO 構成依存 32 「割り込みコントローラタイプレジスタ」（ページ 3-7）

0x008 ICDIIDR RO 0x0102043B 32 「分配器実装者識別レジスタ」（ページ 3-9）

0x00C ～ 0x07C - - - - 予約

0x080 ～ 0x09C ICDISRn RWb 0x00000000 32 割り込みセキュリティレジスタ

0x100 ～ 0x11C ICDISERn RW 0x00000000c 32 割り込みイネーブルセットレジスタ

0x180 ～ 0x19C ICDICERn RW 0x00000000d 32 割り込みイネーブルクリアレジスタ

0x200 ～ 0x27C ICDISPRn RW 0x00000000 32 割り込み保留セットレジスタ

0x280 ～ 0x29C ICDICPRn RW 0x00000000 32 割り込み保留クリアレジスタ

0x300 ～ 0x31C ICDABRn RO 0x00000000 32 アクティブビットレジスタ

0x380 ～ 0x3FC - - - - 予約

0x400 ～ 0x4FC ICDIPTRn RW 0x00000000 32 割り込み優先度レジスタ

0x7FC - - - - 予約

0x800 ～ 0x8FC ICDIPTRn RWe 0x0000000 32 割り込みプロセッサターゲットレジスタ

0xBFC - - - - 予約

0xC00 ～ 0xC3C ICDICFRn RW 構成依存 32 割り込み構成レジスタ

0xD00 ppi_status - 0x00000000 32 「PPI ステータスレジスタ」（ページ 3-10）

0xD04 ～ 0xD1C spi_status RO 0x00000000 32 「SPI ステータスレジスタ」（ページ 3-11）

0xD80 ～ 0xEFC - - - - 予約

0xF00 ICDSGIR WO - 32 ソフトウェア生成割り込みレジスタ



3.3.1 分配器制御レジスタ

ICDDCR には次の特徴があります。

目的分配器が、 SPI および PPI で発生する外部スティムラスの変化に応答するかどうかを制御します。

使用制限このレジスタはバンク付きです。アクセスするレジスタは、アクセスのタイプにより異なります。

非セキュアアクセス分配器により、 enable_nsRegister へのアクセスが提供されます。

セキュアアクセス分配器により、 enable_sRegister へのアクセスが提供されます。



セキュアアクセスの場合の ICDDCR のビット割り当てを、図 3-1 に示します。

図 3-1 セキュアアクセスでの ICDDCR のビット割り当て

0xF04 ～ 0xFCC - - - - 予約

0xFD0 ～ 0xFEC periph_id_[4:0] RO 構成依存 8 ペリフェラル識別レジスタ

0xFF0 ～ 0xFFC component_id_[3:0] RO - 8 PrimeCell 識別レジスタ

a. CFGSDISABLE がセットされているときは、 enable_s を変更できません。 CFGSDISABLE がセットされているときでも、 enable_ns は S または NS レジスタ経由で変更できます。

b. このレジスタにはセキュア状態でアクセスする必要があります。c. SGI および PPI 割り込みを含むレジスタのリセット時の値は実装固有です。d. 構成不可。リセット時の値は 1 です。e. 構成不可。リセット時の値は 1 です。

表 3-1 分配器のレジスタの概要（続き）




セキュアアクセスの場合の ICDDCR のビット割り当てを、表 3-2 に示します。

非セキュアアクセスの場合の ICDDCR のビット割り当てを、図 3-2 に示します。

図 3-2 非セキュアアクセスでの ICDDCR のビット割り当て

非セキュアアクセスの場合の ICDDCR のビット割り当てを、表 3-3 に示します。

3.3.2 割り込みコントローラタイプレジスタ

ICDICTR の特徴は次のとおりです。

目的割り込みコントローラの構成に関する情報を提供します。

使用制限使用制限はありません。



ICDICTR のビット割り当てを、図 3-3 （ページ 3-8）に示します。

表 3-2 セキュアアクセスでの ICDDCR のビット割り当て


[31:2] - 予約

[1] 非セキュアイネーブル 0 = 分配器のすべての非セキュア割り込み制御ビットについて、対応する SPIまたは PPI 信号に発生する外部スティムラスの変化による、状態の変更が不可能です。1 = 非セキュア割り込みのレジスタ位置が、分配器により更新可能です。

[0] セキュアイネーブル 0 = 分配器のすべてのセキュア割り込み制御ビットについて、対応する SPI または PPI 信号に発生する外部スティムラスの変化による、状態の変更が不可能です。1 = セキュア割り込みのレジスタ位置が、分配器により更新可能です。

表 3-3 非セキュアアクセスでの ICDDCR のビット割り当て


[31:1] - 予約

[0] 非セキュアイネーブル 0 = 分配器のすべての非セキュア割り込み制御ビットについて、対応する SPI または PPI 信号に発生する外部スティムラスの変化による、状態の変更が不可能です。1 = 非セキュア割り込みのレジスタ位置が、分配器により更新可能です。



図 3-3 ICDICTR のビット割り当て

ICDICTR のビット割り当てを、表 3-4 に示します。

3.3.3 割り込みプロセッサターゲットレジスタ

ここでは、 ICDIPTRn の実装定義の機能について説明します。 Cortex-A9 プロセッサを 1 つだけサポートしているシステムの場合、これらのレジスタはすべて読み出し値 0 で、書き込みは無視されます。

31 0

LSPI SBZ

16 11

SBZ

15 10 9 8 7 5 4

1

表 3-4 ICDICTR のビット割り当て


[31:16] - 予約

[15:11] LSPI コントローラに含まれているロック可能共有ペリフェラル割り込み (LSPI) の数を返します。エンコードは次のとおりです。b11111 = LSPI は 31 個で、割り込み ID は 32 ～ 62 です。

CFGSDISABLE が HIGH の場合、割り込みコントローラは、 LSPI の動作状態を制御するすべてのレジスタ位置への書き込みを禁止します。

[10] SecurityExtn コントローラに含まれているセキュリティドメイン数を返します。1 = コントローラに含まれているセキュリティドメインは 2 つです。

このビットから返される値は常に 1 です。

[9:8] - 予約

[7:5] CPU の数エンコードは次のとおりです。b000 この Cortex-A9 MPCore 構成に含まれている Cortex-A9 プロセッサは 1 つです。

b001 この Cortex-A9 MPCore 構成に含まれている Cortex-A9 プロセッサは 2 つです。



b1xx: 未使用の値

[4:0] IT ラインの数エンコードは次のとおりです。b00000 = 分配器は 32 個の割り込みを提供し a、外部割り込みラインは提供しません。

b00001 = 分配器は 64 個の割り込みを提供し、 32 本の外部割り込みラインを提供します。







他の値はすべて未使用です。

a. 分配器は、割り込みコントローラに含まれている SGI と PPI を制御するため、常に割り込み ID 0 ～ 31 を使用します。



3.3.4 割り込み構成レジスタ

ここでは、 ICDICFR の実装定義の機能について説明します。各ビットペアは、 1 つの割り込みの割り込み構成を記述します。それぞれのペアで使用できるオプションは、割り込みのタイプによって次のように異なります。

SGI これらのビットは読み出し専用で、ビットペアの読み出し値は常に b10です。

PPI これらのビットは読み出し専用です。

PPI[1] および [4]: b01 割り込みはアクティブ LOW のレベル感知です。

PPI[0]、 [2]、 [3]: b11 割り込みは立ち上がりエッジ感知です。

SPI ビットペアの LSB ビットは読み出し専用で、常に b1 です。ビットペアの MSB ビットをプログラムし、トリガ感知の方式を次のように変更できます。

b01 割り込みはアクティブ HIGH のレベル感知です。

b11 割り込みは立ち上がりエッジ感知です。

LSPI は 31 個存在し、割り込み 32 ～ 62 を使用します。これらの割り込みを構成した後で、 CFGSDISABLE を使用してロックし、以後の変更を禁止できます。 LSPI が存在するのは、 SPI が存在する場合のみです。

3.3.5 分配器実装者識別レジスタ

ICDIIDR の特徴は次のとおりです。

目的実装者と、コントローラのリビジョンについての情報を提供します。




ICDIIDR のビット割り当てを、図 3-4 に示します。

図 3-4 ICDIIDR のビット割り当て

ICDIIDR のビット割り当てを、表 3-5 に示します。

表 3-5 ICDIIDR のビット割り当て

ビット値名前説明

[31:24] 0x01 実装バージョン実装のバージョン番号を示します。

[23:12] 0x020 リビジョン番号コントローラのリビジョン番号を返します。

[11:0] 0x43B 実装者実装者番号



3.3.6 PPI ステータスレジスタ

ppi_status レジスタの特徴は次のとおりです。

目的 Cortex-A9 プロセッサが、分配器の入力のステータスにアクセスできるようにします。

• PPI(4) は nIRQ<n> 用です。

• PPI(3) はウォッチドッグ割り込み用です。

• PPI(2) はプライベートタイマ割り込み用です。

• PPI(1) は nFIQ<n> 用です。

• PPI(0) はグローバルタイマ用です。

使用制限 Cortex-A9 プロセッサは専用の PPI からのみステータスを読み出せるため、他の Cortex-A9 プロセッサの PPI のステータスを読み出すことはできません。



ppi_status レジスタのビット割り当てを、図 3-5 に示します。

図 3-5 ppi_status レジスタのビット割り当て

ppi_status レジスタのビット割り当てを、表 3-6 に示します。

表 3-6 ppi_status レジスタのビット割り当て


[31:16] - 予約

[15:11] ppi_status 分配器の PPI(4:0) 入力のステータスを返します。

• PPI[4] は nIRQ 用です。

• PPI[3] はプライベートウォッチドッグ用です。

• PPI[2] はプライベートタイマ用です。

• PPI[1] は nFIQ 用です。

• PPI[0] はグローバルタイマ用です。

PPI[1] と PPI[4] はアクティブ LOW です。

PPI[0]、 PPI[2]、 PPI[3] はアクティブ HIGH です。

注これらのビットは PPI(4:0) 信号の実際のステータスを返します。 ICDISPRn およびICDICPRn レジスタも PPI(4:0) のステータスを提供できますが、これらのレジスタへは書き込みが可能なため、 PPI(4:0) 信号の実際のステータスが含まれているとは限りません。

[10:0] - SBZ



3.3.7 SPI ステータスレジスタ

spi_status レジスタの特徴は次のとおりです。

目的 Cortex-A9 プロセッサが、分配器の IRQS[N:0] 入力のステータスにアクセスできるようにします。




spi_status レジスタのビット割り当てを、図 3-6 に示します。

図 3-6 spi_status レジスタのビット割り当て

spi_status レジスタのビット割り当てを、表 3-7 に示します。

分配器が SPI に提供するアドレスマップを、図 3-7 （ページ 3-12）に示します。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

.

.

.

表 3-7 spi_status レジスタのビット割り当て


[31:0] spi_status 分配器の IRQS[N:0] 入力のステータスを返します。

ビット [X] = 0 IRQS[X] は LOW です。

ビット [X] = 1 IRQS[X] は HIGH です。

注 X が指し示す IRQS は、図 3-7 （ページ 3-12）に示すように、そのビット位置と、spi_status レジスタのバイトアドレスオフセットにより異なります。

これらのビットは IRQS 信号の実際のステータスを返します。 pending_set およびpending_clr レジスタも IRQS のステータスを提供できますが、これらのレジスタへは書き込みが可能なため、 IRQS 信号の実際のステータスが含まれているとは限りません。



図 3-7 spi_status レジスタのアドレスマップ

図 3-7 で、 SPI の値は読み出し専用です。このレジスタには、対応する Cortex-A9 プロセッサインタフェースの SPI の値が含まれています。分配器は、大 7 つのレジスタを提供します。割り込みコントローラが使用する SPI 数を 224 未満に構成している場合には、レジスタ数もそれに応じて減らされます。割り込みが実装されていない位置については、分配器は次のように動作します。

• 該当ビットへの書き込みは無視されます。

• それらのビットの読み出しには 0 が返されます。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

031 12

95 646566.

.

192

.

.

0xD08

0xD0C

0xD1C

223

3263 3334

0xD04



3.4 割り込みインタフェースレジスタの説明

ここでは、それぞれの Cortex-A9 プロセッサインタフェースが提供するレジスタを紹介します。 Cortex-A9 プロセッサインタフェースレジスタを、表 3-8 に示します。このセクションでは、『ARM 汎用割り込みコントローラアーキテクチャ仕様』にすでに記載されているレジスタに関する情報は、繰り返し説明しません。

3.4.1 CPU インタフェース実装識別レジスタ

ICCIIDR レジスタの特徴は次のとおりです。

目的実装者と、コントローラのリビジョンについての情報を提供します。



属性レジスタの概要については、表 3-8 を参照して下さい。

ICCIIDR のビット割り当てを、図 3-8 に示します。

図 3-8 ICCIIDR のビット割り当て

表 3-8 Cortex-A9 プロセッサインタフェースレジスタの概要


0x000 ICCICR RW 0x00000000 32 CPU インタフェース制御レジスタ

0x004 ICCPMR RW 0x00000000 32 割り込み優先度マスクレジスタ

0x008 ICCBPR RW 0x2

0x3

32 2 進小数点レジスタ

0x00C ICCIAR RO 0x000003FF 32 割り込み応答レジスタ

0x010 ICCEOIR WO - 32 割り込み終了レジスタ

0x014 ICCRPR RO 0x000000FF 32 実行優先度レジスタ

0x018 ICCHPIR RO 0x000003FF 32 優先保留割り込みレジスタ

0x01Ca ICCABPR RW 0x3 32 エイリアスされた非セキュア 2 進小数点レジスタ

0xFC ICCIDR RO 0x3901243B 32 「CPU インタフェース実装識別レジスタ」

a. このアドレス位置は、 Cortex-A9 プロセッサがセキュアアクセスを実行するときのみアクセス可能です。



ICCIIDR のビット割り当てを、表 3-9 に示します。

表 3-9 ICCIIDR のビット割り当て

ビット値名前説明

[31:20] 0x390 部品番号ペリフェラルを識別します。

[19:16] 0x1 アーキテクチャのバージョン

アーキテクチャのバージョンを識別します。

[15:12] 0x2 リビジョン番号割り込みコントローラのリビジョン番号を返します。このフィールドの形式は、実装者により定義されます。

[11:0] 0x43B 実装者 Cortex-A9 プロセッサインタフェース RTL を実装した企業の JEP106 コードを返します。このフィールドは、次の構造体を使用します。[11:8] 実装者の JEP106 継続コード

[7] 0[6:0] 実装者の JEP106 コードの [6:0]



本章では、タイマとウォッチドッグのレジスタについて説明します。本章は次のセクションから構成されています。

• 「プライベートタイマとウォッチドッグのブロックについて」（ページ 4-2）

• 「プライベートタイマとウォッチドッグのレジスタ」（ページ 4-3）

• 「グローバルタイマについて」（ページ 4-10）

• 「グローバルタイマのレジスタ」（ページ 4-11）


グローバルタイマ、プライベートタイマ、ウォッチドッグのレジスタ

4.1 プライベートタイマとウォッチドッグのブロックについて

プライベートタイマとウォッチドッグのブロックには、次の機能があります。

• 32 ビットのカウンタによって、カウンタが 0 になったときに割り込みを生成します。

• 8 ビットのプリスケーラ値により、クロック周期を評価します。

• シングルショットモードまたは自動リロードモードを構成可能です。

• カウンタの開始値を構成可能です。

• これらのブロックのクロックは PERIPHCLK です。

ウォッチドッグはタイマとして構成できます。 CLK、 PERIPHCLK、PERIPHCLKEN の説明については、第 5 章クロック、リセット、電力管理を参照して下さい。

4.1.1 タイマの周期の計算

タイマの周期は次の式で計算されます。

この式を使用して、タイマまたはウォッチドッグにより生成される 2 つのイベント間の時間を計算できます。

4.1.2 セキュリティ拡張機能

セキュアまたは非セキュア状態でタイマを使用する方法については、「SCU非セキュアアクセス制御レジスタ」（ページ 2-13）を参照して下さい。

PERIPHCLK(PRESCALER_value + 1)×(Load_value + 1)( )



4.2 プライベートタイマとウォッチドッグのレジスタ

アドレスは、プライベートメモリマップによって定義されたタイマおよびウォッチドッグ領域のベースアドレスからの相対値です。「インタフェース」（ページ 1-7）を参照して下さい。すべてのタイマおよびウォッチドッグレジスタは、ワード単位でのみアクセス可能です。

ウォッチドッグリセットステータスレジスタを除き、これらのレジスタをリセットするには、 nPERIPHRESET を使用します。

ウォッチドッグリセットステータスレジスタは、 nWDRESET でリセットします。「リセットおよびリセット制御の信号」（ページ A-3）を参照して下さい。

タイマとウォッチドッグのレジスタを、表 4-1 に示します。表 4-1 で説明されていないレジスタはすべて、予約されています。

注プライベートタイマは、関連付けられているプロセッサがデバッグ状態のときはカウントを停止します。

4.2.1 プライベートタイマロードレジスタ

タイマロードレジスタには、自動リロードモードが可能であるとき、タイマカウンタレジスタが 0 までデクリメントしたときにコピーされる値が格納されています。タイマロードレジスタへ書き込みむと、タイマカウンタレジスタへも書き込みが行われます。

表 4-1 タイマとウォッチドッグのレジスタ

オフセットタイプリセット時の値説明

0x00 RW 0x00000000 「プライベートタイマロードレジスタ」

0x04 RW 0x00000000 「プライベートタイマカウンタレジスタ」（ページ 4-4）

0x08 RW 0x00000000 「プライベートタイマ制御レジスタ」（ページ 4-4）

0x0C RW 0x00000000 「プライベートタイマ割り込みステータスレジスタ」（ページ 4-5）

0x20 RW 0x00000000 「ウォッチドッグロードレジスタ」（ページ 4-6）

0x24 RW 0x00000000 「ウォッチドッグカウンタレジスタ」（ページ 4-6）

0x28 RW 0x00000000 「ウォッチドッグ制御レジスタ」（ページ 4-7）

0x2C RW 0x00000000 「ウォッチドッグ割り込みステータスレジスタ」（ページ 4-8）

0x30 RW 0x00000000 「ウォッチドッグリセットステータスレジスタ」（ページ 4-9）

0x34 WO - 「ウォッチドッグディセーブルレジスタ」（ページ 4-9）



4.2.2 プライベートタイマカウンタレジスタ

タイマカウンタレジスタは、デクリメントカウンタです。

タイマカウンタレジスタは、タイマ制御レジスタのタイマイネーブルビットによりタイマが稼働している場合にデクリメントされます。 Cortex-A9 プロセッサのタイマがデバッグ状態の場合、 Cortex-A9 プロセッサが非デバッグ状態に復帰したときのみカウンタがデクリメントされます。

タイマカウンタレジスタが 0 に到達し、自動リロードモードが可能であれば、タイマロードレジスタの値がリロードされ、その値からデクリメントが行われます。自動リロードモードが可能でない場合、タイマカウンタレジスタは 0 までデクリメントされて停止します。

タイマカウンタレジスタが 0 に到達し、割り込み生成がタイマ制御レジスタで可能になっている場合、タイマ割り込みステータスイベントフラグがセットされ、割り込み ID 29 が割り込み分配器で保留に設定されます。

タイマカウンタレジスタまたはタイマロードレジスタに書き込みを行うと、タイマカウンタレジスタは強制的に、新たに書き込まれた値からデクリメントされます。

4.2.3 プライベートタイマ制御レジスタ

プライベートタイマ制御レジスタのビット割り当てを、図 4-1 に示します。

図 4-1 プライベートタイマ制御レジスタのビット割り当て

プライベートタイマ制御レジスタのビット割り当てを、表 4-2 に示します。

表 4-2 プライベートタイマ制御レジスタのビット割り当て


[31:16] - UNK/SBZP

[15:8] プリスケーラプリスケーラは、カウンタレジスタのイベントをデクリメントするためのクロック周期を変更します。式については、「タイマの周期の計算」（ページ 4-2）を参照して下さい。

[7:3] - UNK/SBZP



タイマは（プリスケーラの値 + 1）サイクルごとにインクリメントされます。例えば、プリスケーラの値が 5 であれば、グローバルタイマは 6 クロックサイクルごとにインクリメントされます。 PERIPHCLK は、このための参照クロックです。

4.2.4 プライベートタイマ割り込みステータスレジスタ

プライベートタイマ割り込みステータスレジスタのビット割り当てを、図 4-2に示します。

これは、存在するすべての Cortex-A9 プロセッサ用のバンクレジスタです。

イベントフラグはスティッキービットで、カウンタレジスタが 0 に到達すると自動的にセットされます。タイマ割り込みが可能な場合、イベントフラグがセットされた後、割り込み ID 29 が割り込み分配器で保留中として設定されます。イベントフラグは、 1 が書き込まれるとクリアされます。

図 4-2 プライベートタイマ割り込みステータスレジスタのビット割り当て

[2] IRQ イネーブルセットされている場合、イベントフラグがタイマステータスレジスタでセットされると、割り込み ID 29 が割り込み分配器で保留中に設定されます。

[1] 自動リロード 1'b0 = シングルショットモード。

カウンタは 0 までデクリメントされ、イベントフラグがセットされて停止します。

1'b1 = 自動リロードモード。

カウンタレジスタが 0 に到達するごとに、タイマロードレジスタに格納されている値がリロードされます。

[0] タイマイネーブルタイマイネーブル。1'b0 = タイマは非稼働で、カウンタはデクリメントされません。

この場合も、すべてのレジスタは読み出し / 書き込み可能です。

1'b1 = タイマが稼働状態で、カウンタは正常にデクリメントされます。

表 4-2 プライベートタイマ制御レジスタのビット割り当て（続き）


31 0

UNK/SBZP

1



4.2.5 ウォッチドッグロードレジスタ

ウォッチドッグロードレジスタには、タイマモードで自動リロードモードが可能であるとき、ウォッチドッグカウンタレジスタが 0 までデクリメントされたときにコピーされる値が格納されています。ウォッチドッグロードレジスタへ書き込むと、ウォッチドッグカウンタレジスタへも書き込みが行われます。

4.2.6 ウォッチドッグカウンタレジスタ

ウォッチドッグカウンタレジスタは、減算カウンタです。

ウォッチドッグ制御レジスタのウォッチドッグイネーブルビットにより、ウォッチドッグが可能になっている場合にデクリメントされます。ウォッチドッグに関連付けられている Cortex-A9 プロセッサがデバッグ状態のときは、Cortex-A9 プロセッサが非デバッグ状態に戻るまで、カウンタはデクリメントされません。

ウォッチドッグカウンタレジスタが 0 に到達し、自動リロードモードが可能で、タイマモードである場合、ウォッチドッグロードレジスタの値がリロードされ、その値からデクリメントされます。自動リロードモードが不可能な場合、またはウォッチドッグがタイマモードでない場合、ウォッチドッグカウンタレジスタは 0 までデクリメントされて停止します。

ウォッチドッグモードでウォッチドッグカウンタレジスタを更新する唯一の方法は、ウォッチドッグロードレジスタへの書き込みです。タイマモードでは、ウォッチドッグカウンタレジスタは書き込みアクセス可能です。

ウォッチドッグカウンタレジスタが 0 に到達したときのウォッチドッグの動作は、現在のモードによって異なります。

タイマモードウォッチドッグカウンタレジスタが 0 に到達し、ウォッチドッグ制御レジスタで割り込み生成が可能になっている場合、ウォッチドッグ割り込みステータスイベントフラグがセットされ、割り込み ID 30 が割り込み分配器で保留中に設定されます。

ウォッチドッグモードソフトウェアの障害によりウォッチドッグカウンタレジスタがリフレッシュできなかった場合、ウォッチドッグカウンタレジスタは 0 になり、ウォッチドッグリセットステータスフラグがセットされ、関連付けられている WDRESETREQ リセット要求出力ピンがアサートされます。その後で、外部のリセットソースが Cortex-A9 MPCore 設計のすべてまたは一部をリセットする必要があります。



4.2.7 ウォッチドッグ制御レジスタ

ウォッチドッグ制御レジスタのビット割り当てを、図 4-3 （ページ 4-7）に示します。

図 4-3 ウォッチドッグ制御レジスタのビット割り当て

ウォッチドッグ制御レジスタのビット割り当てを、表 4-3 に示します。

表 4-3 ウォッチドッグ制御レジスタのビット割り当て


[31:16] - 予約

[15:8] プリスケーラプリスケーラは、カウンタレジスタのイベントをデクリメントするためのクロック周期を変更します。「タイマの周期の計算」（ページ 4-2）を参照して下さい。

[7:4] - 予約

[3] ウォッチドッグモード

1'b0 = タイマモード（デフォルト）。

このビットに対する 0 の書き込みは無効です。ウォッチドッグをタイマモードにするには、ウォッチドッグディセーブルレジスタを使用する必要があります。「ウォッチドッグディセーブルレジスタ」（ページ 4-9）を参照して下さい。

1'b1 = ウォッチドッグモード

[2] IT イネーブルこのビットがセットされている場合、ウォッチドッグステータスレジスタでイベントフラグがセットされると、割り込み ID 30 が割り込み分配器で保留中に設定されます。ウォッチドッグモードでは、このビットは無視されます。

[1] 自動リロード 1'b0 = シングルショットモード。

カウンタは 0 までデクリメントされ、イベントフラグがセットされて停止します。

1'b1 = 自動リロードモード。

カウンタレジスタが 0 に到達するごとに、ロードレジスタに格納されている値がリロードされ、デクリメントが続行されます。

[0] ウォッチドッグイネーブル

グローバルウォッチドッグのイネーブル。1'b0 = ウォッチドッグは不可能で、カウンタはデクリメントされません。この場合も、すべてのレジスタは読み出し / 書き込み可能です。

1'b1 = ウォッチドッグが可能で、カウンタは通常にデクリメントされます。



4.2.8 ウォッチドッグ割り込みステータスレジスタ

ウォッチドッグ割り込みステータスレジスタのビット割り当てを、図 4-4 （ページ 4-8）に示します。

図 4-4 ウォッチドッグ割り込みステータスレジスタのビット割り当て

イベントフラグはスティッキービットで、タイマモードでカウンタレジスタが 0 に到達すると自動的にセットされます。ウォッチドッグ割り込みが可能な場合、イベントフラグがセットされた後で、割り込み ID 30 が割り込み分配器で保留中として設定されます。イベントフラグは、 1 を書き込まれるとクリアされます。イベントフラグへの 0 の書き込み、またはセットされていないときの 1 の書き込みは無効です。



4.2.9 ウォッチドッグリセットステータスレジスタ

ウォッチドッグリセットステータスレジスタのビット割り当てを、図 4-5 に示します。

図 4-5 ウォッチドッグリセットステータスレジスタのビット割り当て

リセットフラグはスティッキービットで、カウンタレジスタが 0 に到達すると自動的にセットされ、これに従ってリセット要求が送信されます（ウォッチドッグモードの場合）。

リセットフラグは、 1 を書き込まれるとクリアされます。リセットフラグへの 0 の書き込み、またはセットされていないときの 1 の書き込みは無効です。このフラグは通常の Cortex-A9 プロセッサリセットではリセットされず、専用のリセットライン nWDRESET を使用します。 WDRESETREQ によるウォッチドッグリセット要求の結果として Cortex-A9 プロセッサリセットがアサートされるときは、 nWDRESET がアサートされないようにする必要があります。この違いによって、通常のブートシーケンスで、リセットフラグが 0 の場合と、前回のウォッチドッグタイムアウトによるもので、リセットフラグが 1 にセットされている場合とを、ソフトウェアで区別できます。

4.2.10 ウォッチドッグディセーブルレジスタ

ウォッチドッグディセーブルレジスタは、ウォッチドッグからタイマモードへの切り替えに使用します。ウォッチドッグ制御レジスタのウォッチドッグモードビットを 0 にセットするには、ソフトウェアはウォッチドッグディセーブルレジスタに 0x12345678、次に 0x87654321 を続けて書き込む必要があります。

ウォッチドッグディセーブルレジスタに書き込まれた値のいずれかに誤りがある場合や、 2 つのワードを書き込む間に他の書き込みが発生した場合、ウォッチドッグは現在の状態のまま保持されます。ウォッチドッグを再度アクティブにするには、ソフトウェアがウォッチドッグ制御レジスタのウォッチドッグモードビットに 1 を書き込む必要があります。「ウォッチドッグ制御レジスタ」（ページ 4-7）を参照して下さい。



4.3 グローバルタイマについて

グローバルタイマには次の機能があります。

• グローバルタイマは 64 ビットのインクリメントカウンタで、自動インクリメント機能が含まれています。このタイマは、割り込み送信後もインクリメントを続行します。

• グローバルタイマは、プライベートメモリ領域にメモリマップされます。「プライベートメモリ領域」（ページ 1-5）を参照して下さい。

• グローバルタイマには、リセット時にセキュア状態でのみアクセスできます。「SCU 非セキュアアクセス制御レジスタ」（ページ 2-13）を参照して下さい。

• グローバルタイマは、クラスタ内のすべての Cortex-A9 プロセッサからアクセス可能です。それぞれの Cortex-A9 プロセッサには専用の 64ビットコンパレータが存在し、グローバルタイマがコンパレータの値に到達したときにプライベート割り込みをアサートするために使用されます。設計に含まれるすべての Cortex-A9 プロセッサは、この割り込みにバンク ID の ID27 を使用します。 ID27 は、プライベートペリフェラル割り込みとして割り込みコントローラへ送信されます。「割り込み分配器の割り込みソース」（ページ 3-2）を参照して下さい。

• グローバルタイマへのクロックは、 PERIPHCLK により供給されます。

注 r2p0 では、グローバルタイマを持つ各プロセッサのコンパレータは、タイマの値がコンパレータの値と等しいか、より大きいときに起動します。以前のリビジョンでは、コンパレータはタイマの値と等しいときに起動します。

注グローバルタイマは、いずれかのプロセッサがデバッグ状態のときも、カウントを停止しません。



4.4 グローバルタイマのレジスタ

グローバルタイマのレジスタを、表 4-4 に示します。オフセットは、PERIPH_BASE_ADDR + 0x0200 からの相対値です。これらのレジスタをリセットするには、 nPERIPHRESET を使用します。

4.4.1 グローバルタイマカウンタレジスタ、 0x00 および 0x04

タイマカウンタレジスタは 2 つ存在します。下位 32 ビットのタイマカウンタはオフセット 0x00 に、上位 32 ビットのタイマカウンタはオフセット 0x04

に存在します。

これらのレジスタには、 32 ビットアクセスを使用する必要があります。 STRD

や LDRD は使用できません。

これらのレジスタを変更するには、次の操作を行います。

1. グローバルタイマ制御レジスタのタイマイネーブルビットをクリアします。

2. タイマカウンタレジスタの下位 32 ビットを書き込みます。

3. タイマカウンタレジスタの上位 32 ビットを書き込みます。

4. タイマイネーブルビットをセットします。

グローバルタイマカウンタレジスタから値を取得するには、次の操作を行います。

1. タイマカウンタレジスタの上位 32 ビットを読み出します。

2. タイマカウンタレジスタの下位 32 ビットを読み出します。

3. タイマカウンタレジスタの上位 32 ビットを再度読み出します。この値が、以前に読み出した上位 32 ビットの値と異なる場合、手順 2 に戻ります。値が同じ場合、 64 ビットのタイマカウンタの値を正しく読み出すことができました。

表 4-4 グローバルタイマのレジスタ

オフセットタイプリセット時の値説明

0x00 R/W 0x00000000 「グローバルタイマカウンタレジスタ、 0x00 および 0x04」

0x04 R/W 0x00000000

0x08 R/W 0x00000000 「グローバルタイマ制御レジスタ」（ページ 4-12）

0x0C R/W 0x00000000 「グローバルタイマ割り込みステータスレジスタ」（ページ 4-13）

0x10 R/W 0x00000000 「コンパレータ値レジスタ、 0x10 および 0x14」（ページ 4-13）

0x14 R/W 0x00000000

0x18 R/W 0x00000000 「自動インクリメントレジスタ、 0x18」（ページ 4-13）



4.4.2 グローバルタイマ制御レジスタ

グローバルタイマ制御レジスタのビット割り当てを、図 4-6 に示します。

図 4-6 グローバルタイマ制御レジスタのビット割り当て

グローバルタイマ制御レジスタのビット割り当てを、表 4-5 に示します。

表 4-5 グローバルタイマ制御レジスタのビット割り当て


[31:16] - 予約

[15:8] プリスケーラプリスケーラは、カウンタレジスタのイベントをデクリメントするためのクロック周期を変更します。式については、「タイマの周期の計算」（ページ 4-2）を参照して下さい。

[7:4] - 予約

[3] 自動インクリメント a

このビットは、 Cortex-A9 プロセッサごとにバンクされます。

1’b0: シングルショットモード。

カウンタがコンパレータの値に到達すると、イベントフラグがセットされます。それ以後のイベントを取得するためにコンパレータの値を更新する操作は、ソフトウェアで行う必要があります。1’b1: 自動インクリメントモード。

カウンタがコンパレータの値に到達するごとに、コンパレータレジスタが自動インクリメントレジスタによりインクリメントされるため、ソフトウェアにより更新を行わなくても、以後のイベントが定期的に設定されます。

[2] IRQ イネーブルこのビットは、 Cortex-A9 プロセッサごとにバンクされます。

セットされている場合、イベントフラグがタイマステータスレジスタでセットされると、割り込み ID 27 が割り込み分配器で保留中に設定されます。

[1] 比較イネーブル a このビットは、 Cortex-A9 プロセッサごとにバンクされます。

セットされている場合、 64 ビットのタイマカウンタと、関連する 64 ビットのコンパレータレジスタとの比較が許可されます。

[0] タイマイネーブルタイマイネーブル。1'b0 = タイマは非稼働で、カウンタはインクリメントされません。

この場合も、すべてのレジスタは読み出し / 書き込み可能です。

1'b1 = タイマが稼働状態で、カウンタは正常にインクリメントされます。

a. 自動インクリメントおよび比較イネーブルビットがセットされている場合、レジスタ値が自動インクリメントされるたびに IRQ が生成されます。



4.4.3 グローバルタイマ割り込みステータスレジスタ

これは、存在するすべての Cortex-A9 プロセッサ用のバンクレジスタです。

イベントフラグはスティッキービットで、カウンタレジスタがコンパレータレジスタの値に到達すると自動的にセットされます。タイマ割り込みが可能な場合、イベントフラグがセットされた後、割り込み ID 27 が割り込み分配器で保留中として設定されます。イベントフラグは、 1 が書き込まれるとクリアされます。グローバルタイマ割り込みステータスレジスタのビット割り当てを、図 4-7 に示します。

図 4-7 グローバルタイマ割り込みステータスレジスタのビット割り当て

4.4.4 コンパレータ値レジスタ、 0x10 および 0x14

これらは 2 つの 32 ビットレジスタで、下位 32 ビットのコンパレータ値レジスタはオフセット 0x10 に、上位 32 ビットのコンパレータ値レジスタはオフセット 0x14 に存在します。

これらのレジスタには、 32 ビットアクセスを使用する必要があります。 STRD

や LDRD は使用できません。コンパレータ値レジスタは、 Cortex-A9 プロセッサごとに存在します。

このレジスタの更新で割り込みステータスレジスタがセットされないようにするには、次の操作を行います。

1. タイマ制御レジスタの比較イネーブルビットをクリアします。

2. コンパレータ値レジスタの下位 32 ビットに書き込みます。

3. コンパレータ値レジスタの上位 32 ビットに書き込みます。

4. 比較イネーブルビットをセットし、必要なら IRQ イネーブルビットもセットします。

4.4.5 自動インクリメントレジスタ、 0x18

この 32 ビットレジスタは、タイマ制御レジスタの自動インクリメントビットがセットされているとき、コンパレータレジスタのインクリメント値を指定します。それぞれの Cortex-A9 プロセッサには、専用の自動インクリメントレジスタが存在します。

31 0

UNK/SBZP

1



グローバルカウンタがコンパレータレジスタの値に到達したとき、比較イネーブルおよび自動インクリメントビットがセットされていれば、コンパレータは自動インクリメントの値だけ増やされるため、新しいイベントを定期的に設定できます。

グローバルタイマは影響を受けず、インクリメントを続行します。


第 5 章クロック、リセット、電力管理

本章では、 Cortex-A9 MPCore のクロック、リセット、電力管理の機能について説明します。本章は次のセクションから構成されています。

• 「クロック」（ページ 5-2）

• 「リセット」（ページ 5-3）

• 「電力管理」（ページ 5-8）


クロック、リセット、電力管理

5.1 クロック

Cortex-A9 MPCore プロセッサには非同期インタフェースは存在しません。したがって、すべてのバスインタフェースおよび割り込みの信号は、 CLK への参照と同期している必要があります。

Cortex-A9 MPCore プロセッサには、次に示すクロック入力が存在します。

CLK

Cortex-A9 プロセッサのメインクロック。

Cortex-A9 MPCore プロセッサ内のすべての Cortex-A9 プロセッサ、および SCU は、分配された CLK によりクロック供給されます。

PERIPHCLK

割り込みコントローラ、グローバルタイマ、プライベートタイマ、ウォッチドッグは、 PERIPHCLK によりクロック供給されます。

PERIPHCLK は CLK と同期している必要があり、 PERIPHCLKクロック周期の N は CLK クロック周期の整数倍に構成されている必要があります。この倍数 N は 2 以上にする必要があります。

PERIPHCLKEN

これは、割り込みコントローラとタイマのクロックイネーブル信号です。 PERIPHCLKEN 信号は、 CLK クロックの速度で生成されます。 CLK の立ち上がりエッジ時に PERIPHCLKEN がHIGH であると、対応する PERIPHCLK 立ち上がりエッジが存在することを意味します。

N が 3 の場合の PERIPHCLK クロック周期を、図 5-1 に示します。

図 5-1 3 対 1 のタイミング比率

注 r2p0 およびそれ以降では、プライベートメモリ領域でペリフェラルを使用しない場合、 PERIPHCLK を非アクティブのままにすることができます。

CLK

PERIPHCLK

PERIPHCLKEN

N = 3



5.2 リセット

Cortex-A9 MPCore プロセッサの設計に存在するリセット信号によって、設計の各部を個別にリセットできます。 Cortex-A9 MPCore システムで予測される各種リセットの組み合わせを、表 5-1 に示します。 [n] は、リセットを起動する Cortex-A9 プロセッサを意味します。

次に示すセクションでは、リセットの組み合わせについて説明します。

• 「Cortex-A9 MPCore のパワーオンリセット」（ページ 5-4）

• 「Cortex-A9 MPCore のソフトウェアリセット」（ページ 5-4）

• 「個別のプロセッサのパワーオンリセット」（ページ 5-5）

• 「個別のプロセッサのソフトウェアリセット」（ページ 5-5）

• 「個別のプロセッサのパワーオン SIMD MPE リセット」（ページ 5-6）

• 「Cortex-A9 MPCore のデバッグリセット」（ページ 5-6）

• 「個別のプロセッサのデバッグリセット」（ページ 5-7）

• 「個別のプロセッサのウォッチドッグフラグリセット」（ページ 5-7）

表 5-1 Cortex-A9 MPCore システムのリセットの組み合わせ

nSCURESET および nCPURESET[3:0]

nNEONRESET[3:0]

nDBGRESET[3:0]

nWDRESET[3:0]

nPERIPHRESET

Cortex-A9 MPCoreパワーオンリセット

0 すべて 0 すべて 0 すべて 0 すべて 0

Cortex-A9 MPCoreソフトウェアリセット


プロセッサごとのパワーオンリセット

1 [n] = 0 [n] = 0 [n] = 0 [n] = 0 またはすべて 1

プロセッサごとのソフトウェアリセット

1 [n] = 0 [n] = 0 すべて 1 [n] = 0 またはすべて 1

SIMD MPEパワーオン


Cortex-A9 MPCore デバッグ


プロセッサごとのデバッグ

1 すべて 1 すべて 1 [n] = 0 すべて 1

プロセッサごとのウォッチドッグフラグ

1 すべて 1 すべて 1 すべて 1 [n] = 0



5.2.1 Cortex-A9 MPCore のパワーオンリセット

このパワーオンまたはコールドリセットにより、 Cortex-A9 MPCore プロセッサ全体のロジックが初期化されます。

システムの電力を初にオンにするときは、パワーオンまたはコールドリセットを Cortex-A9 MPCore プロセッサに適用する必要があります。

パワーオンリセットの場合、リセット信号の先行（立ち下がり）エッジはCLK と同期している必要はありませんが、立ち上がりエッジは同期している必要があります。これは、 CPUCLKOFF および NEONCLKOFF 信号によって達成されます。

正しいリセット動作を保証するために、リセット信号は 9 CLK サイクル以上アサートする必要があります。

パワーオン時には、次のリセットシーケンスをお勧めします。

1. すべてのリセットを適用します。 nCPURESET、 nDBGRESET、nWDRESET、 nSCURESET、 nPERIPHRESET を適用し、 SIMD MPEが存在している場合は nNEONRESET も適用します。

2. 9 CLK サイクル以上リセットを適用してから、他のクロックドメインごとに 1 クロック以上適用します。他のコンポーネントの説明書で要求されている場合はそれより多くのクロック分適用します。これを上回るクロックサイクル分を適用しても害はありません。クロックドメインごとに 15 サイクルを適用することによって大限の冗長性が実現されます。

3. すべての CPUCLKOFF 信号を値 1’b1 でアサートし、 SIMD MPE が存在する場合は、すべての NEONCLKOFF もアサートします。

4. 実装に応じて、約 10 サイクルに相当する時間だけ待機します。これによって、クロックとリセットのツリーレイテンシが補償されます。

5. リセットを解放します。

6. 再度、クロックとリセットのツリーレイテンシを補償するために、さらに約 10 サイクルに相当する時間だけ待機します。

7. すべての CPUCLKOFF および NEONCLKOFF をアサート解除します。これによって、設計に存在するすべてのレジスタが、リセットシーケンスの終了時に同じ CLK エッジを観測することが保証されます。

5.2.2 Cortex-A9 MPCore のソフトウェアリセット

ソフトウェアまたはウォームリセットは、クラスタに存在する各 Cortex-A9プロセッサについて、デバッグロジックを除くすべての機能ロジックの初期化を行います。

この間、すべてのブレークポイントとウォッチポイントは保持されます。



「Cortex-A9 MPCore のパワーオンリセット」（ページ 5-4）に示されているリセットシーケンスを推奨します。ただし、このシーケンスの間にnDBGRESET をアサートすることはできません。これによって、デバッグレジスタの値の保持が保証されます。

5.2.3 個別のプロセッサのパワーオンリセット

このリセットは、単一の Cortex-A9 プロセッサのロジック全体を初期化し、これにはデバッグロジックも含まれます。個別の Cortex-A9 プロセッサが電力オフまたは休眠モードを終了したとき、このリセットを適用します。

このリセットは、それぞれの Cortex-A9 プロセッサが専用の電力ドメインに実装されている構成にのみ適用されます。

シーケンスは次のとおりです。

1. nCPURESET[n] と nDBGRESET[n] を適用し、 SIMD MPE が存在する場合は nNEONRESET[n] も適用します。オプションとして、対応するウォッチドッグフラグをリセットするために nWDRESET[n] リセットを適用することもできます。

2. 9 CLK サイクル以上待機してから、他のクロックドメインごとにさらに1 クロック以上待機します。他のコンポーネントの説明書で要求されている場合は、それより多くのクロック分待機します。これを上回るクロックサイクルを適用しても害はありません。例えば、クロックドメインごとに 15 サイクルを適用することによって大限の冗長性が実現されます。

3. CPUCLKOFF[n] 信号を値 1’b1 でアサートし、 SIMD MPE が存在する場合は、 CPUCLKOFF[n] もアサートします。


5. すべてのリセットを解放します。


7. CPUCLKOFF[n] と NEONCLKOFF[n] をアサート解除します。これによって、プロセッサのすべてのレジスタ、および SIMD MPE で、リセットシーケンス終了時に同じ CLK エッジが観測されることが保証されます。

5.2.4 個別のプロセッサのソフトウェアリセット

このリセットは、単一の Cortex-A9 プロセッサの、デバッグロジックを除くすべての機能ロジックを初期化します。



この個別ウォームリセットの間、すべてのブレークポイントとウォッチポイントは保持されます。

このリセットは、それぞれの Cortex-A9 プロセッサが専用の電力ドメインに実装されている構成にのみ適用されます。

「個別のプロセッサのパワーオンリセット」（ページ 5-5）に示されているリセットシーケンスを推奨します。ただし、このシーケンスの間にnDBGRESET をアサートすることはできません。これによって、各プロセッサのデバッグレジスタの値が保持されることが保証されます。

5.2.5 個別のプロセッサのパワーオン SIMD MPE リセット

このリセットは、単一の Cortex-A9 プロセッサの MPE について、すべてのSIMD ロジックを初期化します。

このリセットは、 MPE の SIMD 部分が電力オフ状態を終了したときに適用されることを想定したものです。

このリセットは、 SIMD MPE ロジックが、他のプロセッサロジックから分離された専用の電力ドメインに実装されている構成にのみ適用されます。

個別の CPU SIMD MPE のパワーオン時には、次のリセットシーケンスをお勧めします。

1. nNEONRESET[n] を適用します。

2. 9 CLK サイクル以上待機します。これを上回るクロックサイクルを適用しても害はありません。例えば、クロックドメインごとに 15 サイクルを適用することによって大限の冗長性が実現されます。

3. NEONCLKOFF[n] を値 1’b1 でアサートします。


5. nNEONRESET[n] を解放します。


7. NEONCLKOFF[n] をアサート解除します。これによって、プロセッサの SIMD MPE 部分に存在するすべてのレジスタで、リセットシーケンスの終了時に同じ CLK エッジが観測されることが保証されます。

5.2.6 Cortex-A9 MPCore のデバッグリセット

このリセットは、クラスタ内に存在するすべての Cortex-A9 プロセッサのデバッグロジックを初期化します。



Cortex-A9 MPCore のデバッグリセットを実行するには、すべてのnDBGRESET 信号を、 CLK の数サイクル分だけアサートします。このリセットシーケンスの間、 CPUCLKOFF と NEONCLKOFF はアサート解除状態に維持されている必要があります。

5.2.7 個別のプロセッサのデバッグリセット

このリセットは、クラスタ内の単一の Cortex-A9 プロセッサのデバッグロジックを初期化します。

Cortex-A9 の個別のプロセッサのデバッグリセットを実行するには、対応するnDBGRESET[n] 信号を、 CLK の数サイクル分だけアサートします。このリセットシーケンスの間、 CPUCLKOFF[n] と NEONCLKOFF[n] はアサート解除状態に維持されている必要があります。

5.2.8 個別のプロセッサのウォッチドッグフラグリセット

このリセットは、単一の Cortex-A9 プロセッサに関連付けられているウォッチドッグフラグをクリアします。ウォッチドッグ機能はプロセッサの他の機能すべてと独立しているため、このリセットは他のすべてのリセットと独立です。



5.3 電力管理

ここでは、 Cortex-A9 MPCore の電力管理について説明します。このセクションは、次のサブセクションで構成されています。

• 「個別の Cortex-A9 プロセッサの電力管理」

• 「電力管理コントローラとの通信」（ページ 5-11）

• 「Cortex-A9 MPCore の電力ドメイン」（ページ 5-12）

• 「マルチプロセッサの起動」（ページ 5-13）

5.3.1 個別の Cortex-A9 プロセッサの電力管理

各 Cortex-A9 プロセッサの周囲には、異なる電力ドメインの実装を簡単にするため、クランプ用のプレースホルダが挿入されます。 Cortex-A9 プロセッサがシャットオフされるとき、ソフトウェアからスヌープ制御ユニットおよび分散割り込みコントローラにシャットオフの通知を行い、クラスタ内ではその Cortex-A9 プロセッサが存在しないものと見なされるようにする必要があります。各 Cortex-A9 プロセッサは、次のいずれかのモードです。

実行モードすべての部品にクロックが供給され、電力がオンです。

スタンバイモード CPU のクロックは停止します。ウェークアップに必要なロジックのみが引き続きアクティブです。

休眠モードすべての部品への電力供給が停止します（保持モードの RAM アレイを除く）。

シャットダウンすべての部品への電力供給が停止します。

各電力モードについて、表 5-2 に示します。

表 5-2 Cortex-A9 MPCore の電力モード

モードCortex-A9 プロセッサロジック

RAM アレイウェークアップ機構

実行モード電力オンすべての部品にクロックが供給される

電力オンなし

スタンバイモード

電力オンウェークアップロジックにのみクロックが供給される

電力オン標準スタンバイモードのウェークアップイベント。「スタンバイモード」（ページ 5-9）を参照。

休眠電力オフ状態 / 電圧を保持外部から電力コントローラへのウェークアップイベントで、プロセッサのリセットも実行できます。



休眠モードまたは電力オフモードへの移行は、外部の電力コントローラによって制御する必要があります。 SCU の CPU ステータスレジスタは CPU WFI 移行フラグと組み合わせて使用され、 PWRCTL バスを使用して、どの電力ドメインをカットできるか電力コントローラに通知します。「SCU CPU 電力ステータスレジスタ」（ページ 2-7）を参照して下さい。

実行モード

実行モードは、 Cortex-A9 プロセッサのすべての機能が使用できる通常の動作モードです。

スタンバイモード

WFI および WFE スタンバイモードでは、プロセッサのクロックのほとんどが非稼働になりますが、ロジックへ引き続き電力が供給されます。これにより、静的な漏洩電流と、デバイスをウェークアップするためのわずかなクロック電力オーバヘッドのみに消費電力が削減されます。

WFI スタンバイモードは、 WFI 命令の実行によって開始されます。

WFI スタンバイモードから実行モードへの移行は、次のいずれかの場合に発生します。

• マスクされているかどうかにかかわらず、割り込みが発生した場合

• CPSR.A ビットの値にかかわらず、非同期データアボートが発生した場合。ウェークアップイベントの保留中は、プロセッサは低消費電力モードに移行できません。

• デバッグが可能かどうかにかかわらず、デバッグ要求が発生した場合

• 他のプロセッサからの cp15 保守要求

• リセット

WFE スタンバイモードは、 WFE 命令の実行によって開始されます。

WFE スタンバイモードから実行モードへの移行は、次のいずれかの場合に発生します。

• マスクされていない割り込みが発生した場合

• デバッグが可能かどうかにかかわらず、デバッグ要求が発生した場合

シャットダウン

電力オフ電力オフ外部から電力コントローラへのウェークアップイベントで、プロセッサのリセットも実行できます。

表 5-2 Cortex-A9 MPCore の電力モード（続き）

モードCortex-A9 プロセッサロジック

RAM アレイウェークアップ機構



デバッグ要求は、 Cortex-A9 プロセッサの EDBGRQ ピンを使用して、または、デバッグ ABP バス経由で Cortex-A9 プロセッサに発行されたデバッグホールト命令から、外部で生成されたデバッグ要求によって生成されます。

• 同じプロセッサ上で以前に発生した例外からの復帰

• 他のプロセッサからの cp15 保守要求

• リセット

• EVENTI 入力信号のアサート

• マルチプロセッサシステムに含まれる任意のプロセッサ上での SEV 命令の実行

WFE または WFI の間、デバッグバスはアクティブに維持されます。

注プロセッサがスタンバイモードのとき SCU コヒーレンシ要求を受信すると、レベル 1 メモリシステムへのクロックが一時的に復元され、要求を処理できるようになります。この機構により、プロセッサがスタンバイモードに移行する前に、コヒーレントなデータが他のプロセッサからアクセス可能であることを保証し、レベル 1 データキャッシュをフラッシュする必要がなくなります。

休眠モード

休眠モードでは、キャッシュは電力オンで状態が保持されますが、 Cortex-A9プロセッサの電力はオフになります。

電力オンのまま維持する RAM ブロックは、別の電力ドメインに実装する必要があります。また、 RAM へのすべての入力を、既知のロジックレベルにクランプする必要があります（チップイネーブルが非アクティブに保持されている状態）。このクランプは、厳格なクリティカルパスに含まれる場合があるため、デフォルトの合成フローの一部としてゲートに実装されることはありません。実装に休眠モードを実装するときは、 RAM 電力ドメインの明示的なゲートとして、または Cortex-A9 プロセッサの電力がオフの間に値をクランプするプルダウントランジスタとして、 RAM の周囲にこれらのクランプを追加する必要があります。休眠モードで、次の RAM ブロックは電力オン状態に保持する必要があります。

• キャッシュに関連付けられているすべてのデータ RAM

• キャッシュに関連付けられているすべてのタグ RAM

休眠モードに移行する前に、 Cortex-A9 プロセッサの状態（休眠モード中も電力オンに保持される RAM の内容は除く）を外部メモリに保存する必要があります。これらの状態保存操作では、次の処理を必ず行う必要があります。

• すべての ARM レジスタ（CPSR レジスタおよび SPSR レジスタを含む）を保存する。



• すべてのシステムレジスタを保存する。

• すべてのデバッグ関連の状態を保存する。

• Cortex-A9 プロセッサが、 SCU の CPU ステータスレジスタを正しく設定し、休眠モードに入るようにする。「SCU CPU 電力ステータスレジスタ」（ページ 2-7）を参照して下さい。

• すべての状態保存が完了したことを確実にするため、データ同期バリア命令を実行する。

• 次に Cortex-A9 プロセッサは、電力コントローラに対して、電力制御出力が SCU CPU ステータスレジスタ（「SCU CPU 電力ステータスレジスタ」（ページ 2-7）を参照）の値を反映するように WFI 命令を実行することによって、休眠モードに入る準備ができていることを通知します。

休眠モードから実行モードへの移行は、外部の電力コントローラによってトリガされます。外部の電力コントローラは、電力が復元される前に Cortex-A9プロセッサへのリセットをアサートする必要があります。電力が復元された後、 Cortex-A9 プロセッサはリセットを終了し、 SCU の電力制御レジスタを調べることによって、保存された状態を復元する必要があることを判断できます。

シャットダウンモード

シャットダウンモードでは、デバイス全体の電力が停止します。キャッシュを含めて、すべての状態をソフトウェアによって外部に保存する必要があります。各部分は、リセットのアサートによって実行状態に戻されます。この状態保存は割り込みが不可能な状態で行われ、 DSB 操作によって終了します。その後で、 Cortex-A9 プロセッサは、休眠モードへの移行時と同様に、デバイスの電力をオフにする準備ができたことを電力コントローラに通知します。

5.3.2 電力管理コントローラとの通信

Cortex-A9 プロセッサと外部の電力管理コントローラとの通信は、 Cortex-A9 MPCore の PWRCTLOn 出力信号と、 Cortex-A9 MPCore の入力クランプ信号を使用して行われます。

Cortex-A9 MPCore の PWRCTLOn 出力信号

これらの信号は、外部の電力管理コントローラを制限します。PWRCTLOn の値は、 SCU CPU ステータスレジスタの値によって異なります（「SCU CPU 電力ステータスレジスタ」（ページ 2-7）を参照）。 SCU CPU ステータスレジスタの値は、 WFI 命令およびこれに続く STANDBYWFI ピンアサートを実行して、低消費電力モードに移行する準備ができていることを Cortex-A9 プロセッサが通知した後でのみ、 PWRCTLOn にコピーされます。



Cortex-A9 MPCore の入力信号

外部の電力管理コントローラは、 DEBUGCLAMP、CPUCLAMP[3:0]、 NEONCLAMP[3:0]、 CPURAMCLAMP[4:0] を使用して、 Cortex-A9 MPCore の電力ドメインがオフになる前に、互いを分離します。これらの信号は、 Cortex-A9 MPCore プロセッサの実装で、電力クランプが設計に組み込まれている場合のみ意味があります。

5.3.3 Cortex-A9 MPCore の電力ドメイン

Cortex-A9 MPCore プロセッサは、大 14 個の電力ドメインをサポートできます。

• Cortex-A9 プロセッサごとに 1 つ、合計 4 つの電力ドメイン。これらは、それぞれのデータエンジン用のものとは別です。

• Cortex-A9 プロセッサのデータエンジンごとに 1 つ、合計 4 つの電力ドメイン

• Cortex-A9 プロセッサのキャッシュおよび TLB RAM ごとに 1 つ、合計 4つの電力ドメイン

• SCU によって複製されるタグ RAM 用に 1 つの電力ドメイン

• その他のロジック、 SCU ロジックセル、プライベートペリフェラル用に 1 つの電力ドメイン

各電力ドメインと、電力ドメインの分離のためにプレースホルダが挿入される場所を、図 5-2 （ページ 5-13）に示します。



図 5-2 Cortex-A9 MPCore の電力ドメインとクランプ

5.3.4 マルチプロセッサの起動

ここでは、マルチプロセッサの起動について説明します。ここでの説明については、次の規則が適用されます。

• 単一のプロセッサに関する 1 つの手順に含まれる操作は、どのような順序で行ってもかまいません。

• 単一のプロセッサに関する 1 つの手順に含まれるすべての操作は、そのプロセッサに対して次の手順の操作を行うよりも前に行う必要があります。単一のプロセッサに関する 1 つの手順に含まれるすべての操作は、そのプロセッサに対して次の手順の操作を行うよりも前に行う必要があります。プライマリ以外のプロセッサに対するすべての操作は、プライマリプロセッサに対する同等の手順番号の操作よりも前に行うことはできません。他の順序付けは適用されません。

プライマリプロセッサに対して行う操作

1. データキャッシュを無効化します。

2. すべてのプロセッサについて、 SCU 複製タグを無効化します。



3. L2C-310 を使用している場合、無効化します。

4. SCU を稼働します。

5. データキャッシュを稼働します。

6. L2C-310 を稼働します。

7. ACTLR.SMP で SMP モードを設定します。

プライマリ以外のプロセッサに対して行う操作

1. データキャッシュを無効化します。

2. データキャッシュを稼働します。

3. ACTLR.SMP で SMP を設定します。


第 6 章デバッグ

本章では、 Cortex-A9 MPCore 設計における、デバッグおよびトレースに関する考慮事項のいくつかについて説明します。本章は次のセクションから構成されています。

• 「外部デバッグインタフェース信号」（ページ 6-2）

• 「Cortex-A9 MPCore の APB デバッグインタフェースとメモリマップ」（ページ 6-3）


デバッグ

6.1 外部デバッグインタフェース信号

Cortex-A9 MPCore の実装では、各 Cortex-A9 プロセッサのデバッグインタフェースは MPCore 境界にエクスポートされるため、それぞれの Cortex-A9を個別にデバッグできます。

クロストリガなどマルチプロセッシングのデバッグ機能は、 Cortex-A9 MPCore の外部で構成できます。『CoreSight v1.0 アーキテクチャ仕様』および『ARM デバッグインタフェース v5 アーキテクチャ仕様』を参照して下さい。

Cortex-A9 MPCore の外部デバッグインタフェース信号を、図 6-1 に示します。

図 6-1 Cortex-A9 MPCore 設計の外部デバッグインタフェース信号

Cortex-A9 MPCore デバッグインタフェースのいくつかの信号は、クラスタ内の Cortex-A9 プロセッサすべてに共通です。これは、 APB デバッグインタフェースに当てはまります。「Cortex-A9 MPCore の APB デバッグインタフェースとメモリマップ」（ページ 6-3）を参照して下さい。

Cortex-A9 MPCore の外部デバッグインタフェースには、次の信号は実装されません。• DBGTRIGGER• DBGPWRDUP• DBGOSLOCKINIT

SPIDEN[N:0]

SPNIDEN[N:0]

DBGEN[N:0]

NIDEN[N:0]

COMMTX[N:0]COMMRX[N:0]

DBGCPUDONE[N:0]

DBGRESTARTED[N:0]

DBGNOPWRDWN[N:0]

DBGACK[N:0]EDBGRQ[N:0]

DBGRESTART[N:0]

PSELDBG

PADDRDBG[n:2]

PRDATADBG[31:0]

PENABLEDBGPREADYDBGPSLVERRDBGPWRITEDBG

DBGROMADDR[31:12]DBGROMADDRVDBGSELFADDR[31:15]DBGSELFADDRVDBGSWENABLE[N:0]

PWDATADBG[31:0]

nDBGRESET[N:0]

PADDRDBG31


デバッグ

6.2 Cortex-A9 MPCore の APB デバッグインタフェースとメモリマップ

それぞれの Cortex-A9 プロセッサには、デバッグおよびパフォーマンスモニタリソースとして使用される 2 つの 4KB CoreSight コンポーネントが含まれ、連続した 8KB のメモリ領域にマップされます。

この 8KB メモリ領域のメモリマッピングの詳細については、 Cortex-A9 のテクニカルリファレンスマニュアルを参照して下さい。

Cortex-A9 MPCore には、クラスタ内の各 Cortex-A9 プロセッサにアクセスするための、単一のデバッグ APB インタフェースが存在します。

クラスタには 1 つから 4 つまでの個別の Cortex-A9 プロセッサが含まれているため、 Cortex-A9 MPCore は 8KB、 16KB、 24KB、または 32KB の CoreSightメモリ領域として提示され、 PSELDBG がアサートされたときにアクセスされます。以下のセクションでは、次に示すような Cortex-A9 MPCore 構成における PADDRDBG の使用法について説明します。

• 「単一 Cortex-A9 プロセッサの構成」

• 「Cortex-A9 プロセッサ 2 つの構成」

• 「Cortex-A9 プロセッサ 3 つの構成」（ページ 6-4）

• 「Cortex-A9 プロセッサ 4 つの構成」（ページ 6-4）

6.2.1 単一 Cortex-A9 プロセッサの構成

この構成では、 PADDRDBG は [12:0] です。

PADDRDBG[12] は、プロセッサのデバッグまたはパフォーマンスモニタ領域を選択するために使用されます。

• Cortex-A9 プロセッサのデバッグ領域にアクセスするには、PADDRDBG[12] = 0 を使用します。

• Cortex-A9 プロセッサのパフォーマンスモニタ領域にアクセスするには、PADDRDBG[12] = 1 を使用します。

6.2.2 Cortex-A9 プロセッサ 2 つの構成


PADDRDBG[13] は、どのプロセッサにアクセスするかの選択に使用されます。

• CPU0 のリソースにアクセスするには、 PADDRDBG[13] = 0 を使用します。

• CPU1 のリソースにアクセスするには、 PADDRDBG[13] = 1 を使用します。


• 選択した Cortex-A9 プロセッサのデバッグ領域にアクセスするには、PADDRDBG[12] = 0 を使用します。


デバッグ

• 選択した Cortex-A9 プロセッサのパフォーマンスモニタ領域にアクセスするには、 PADDRDBG[12] = 1 を使用します。



PADDRDBG[14:13] は、どのプロセッサにアクセスするかの選択に使用されます。

• CPU0 のリソースにアクセスするには、 PADDRDBG[14:13] = 00 を使用します。






注この構成では、 PADDRDBG[14:13] = 11 のとき Cortex-A9 MPCore が決してアクセスされないことを、外部の CoreSight システムにより保証する必要があります。 PADDRDBG[14:13] = 11 のとき、 PSELDBG はアサートできません。



PADDRDBG[14:13] は、どのプロセッサにアクセスするかの選択に使用されます。









付録 A 信号の説明

この付録では、 Cortex-A9 MPCore の信号について説明します。 TEINIT[N:0] などの信号名で、 N の値は（設計に含まれるプロセッサ数 - 1）です。この付録は、次のセクションから構成されています。

• 「クロック信号とクロック制御信号」（ページ A-2）

• 「リセットおよびリセット制御の信号」（ページ A-3）

• 「割り込み」（ページ A-4）

• 「構成信号」（ページ A-5）

• 「WFE と WFI のスタンバイ信号」（ページ A-7）

• 「電力管理信号」（ページ A-8）

• 「AXI インタフェース」（ページ A-10）

• 「パフォーマンス監視信号」（ページ A-21）

• 「例外フラグ信号」（ページ A-22）

• 「パリティエラー信号」（ページ A-23）

• 「MBIST インタフェース」（ページ A-24）

• 「スキャンテスト信号」（ページ A-25）

• 「外部デバッグインタフェース」（ページ A-26）

• 「PTM インタフェース信号」（ページ A-30）

ARM DDI 0407FJ Copyright © 2008-2010 ARM. All rights reserved. A-1ID013111 Non-Confidential

信号の説明

A.1 クロック信号とクロック制御信号

クロック信号とクロック制御信号を、表 A-1 に示します。

第 5 章クロック、リセット、電力管理を参照して下さい。

表 A-1 Cortex-A9 MPCore のクロック信号とクロック制御信号

名前 I/O ソース説明

CLK I クロックコントローラグローバルクロック

MAXCLKLATENCY[2:0] I 実装固有の静的な値動的なクロックゲート遅延を制御します。これらのピンは、プロセッサのリセット時にサンプリングされます。

PERIPHCLK I クロックコントローラタイマと割り込みコントローラのクロック

PERIPHCLKEN I クロックコントローラタイマと割り込みコントローラのクロックイネーブル

A-2 Copyright © 2008-2010 ARM. All rights reserved. ARM DDI 0407FJNon-Confidential ID013111

信号の説明

A.2 リセットおよびリセット制御の信号

リセット信号を、表 A-2 に示します。

リセットシーケンスの間にクロックをカットするため使用されるクロック制御信号を、表 A-3 に示します。 NEONCLCKOFF[N:0] は、設計にデータエンジンが含まれている場合のみ存在します。第 5 章クロック、リセット、電力管理を参照して下さい。

ウォッチドック要求リセット信号を、表 A-4 に示します。

第 4 章グローバルタイマ、プライベートタイマ、ウォッチドッグのレジスタを参照して下さい。

表 A-2 リセット信号


nCPURESET[N:0] I リセットコントローラまたはクロックコントローラ

個別の Cortex-A9 プロセッサのリセット

nDBGRESET[N:0] I プロセッサのデバッグロジックのリセット

nNEONRESET[N:0]a I Cortex-A9 の MPE SIMD ロジックのリセット

nPERIPHRESET I タイマと割り込みコントローラのリセット

nSCURESET I SCU のグローバルリセット

nWDRESET[N:0] I プロセッサウォッチドッグのリセット

a. MPE が存在する場合のみ

表 A-3 リセットクロック制御信号


CPUCLKOFF[N:0] I リセットコントローラ

個別の Cortex-A9 プロセッサの CPU クロックイネーブル、アクティブ LOW。

0 = クロックが稼働しています。

1 = クロックは停止しています。

NEONCLKOFF[N:0] I MPE SIMD ロジックのクロック制御。

0 = MPE SIMD ロジックのクロックをカットしません。

1 = MPE SIMD ロジックのクロックをカットします。

表 A-4 ウォッチドッグ要求リセット信号

名前 I/O デスティネーション説明

WDRESETREQ[N:0] O システム例外コントローラプロセッサのウォッチドッグリセット要求


信号の説明

A.3 割り込み

割り込みライン信号を、表 A-5 に示します。

表 A-5 割り込みライン信号


IRQS[x:0]a I 割り込みソース割り込み分配器の割り込みライン。x は、 32 刻みで 31、 63、 ...、 223 までです。割り込みラインが存在しない場合、このピンは取り除かれます。第 3 章割り込みコントローラを参照して下さい。

nIRQ[N:0]a I 各 Cortex-A9 プロセッサの従来の IRQ 要求入力ライン。

アクティブ LOW の割り込み要求。

0 = 割り込みをアクティブにします。

1 = 割り込みを非アクティブにします。

プロセッサは、 nIRQ 入力をレベル感知として扱います。nIRQ 入力は、プロセッサが割り込みに応答するまでアサートする必要があります。

nFIQ[N:0]a I 各 Cortex-A9 プロセッサのプライベート FIQ 要求入力ライン。

アクティブ LOW の高速割り込み要求。

0 = 高速割り込みをアクティブにします。

1 = 高速割り込みを非アクティブにします。

プロセッサは、 nFIQ 入力をレベル感知として扱います。nFIQ 入力は、プロセッサが割り込みに応答するまでアサートする必要があります。

nIRQOUT[N:0] O 電力コントローラ割り込みコントローラからの、各プロセッサの nIRQ 出力で、アクティブ LOW です。プロセッサの電力がオフで、外部の電力コントローラの制御下にある割り込みコントローラによって割り込みが処理されるときに使用します。

nFIQOUT[N:0] O 割り込みコントローラからの、各プロセッサの nFIQ 出力で、アクティブ LOW です。プロセッサの電力がオフで、外部の電力コントローラの制御下にある割り込みコントローラによって割り込みが処理されるときに使用します。

a. 外部割り込みラインを駆動する信号の小パルス幅は、 PERIPHCLK の 1 サイクルです。


信号の説明

A.4 構成信号

構成信号を、表 A-6 に示します。

表 A-6 構成信号

名前 I/O ソースまたはデスティネーション

説明

CFGEND[N:0] I システム構成各 Cortex-A9 プロセッサのエンディアン形式の構成。

リセット時に CP15 c1 制御レジスタ (SCTLR) の EEビットを強制的に 1 にセットし、 Cortex-A9 プロセッサがビッグエンディアンデータ処理でブートするようにします。0 = EE ビットは LOW です。

1 = EE ビットは HIGH です。

このピンは、プロセッサのリセット中にのみサンプリングされます。

CFGNMFI[N:0] I 各 Cortex-A9 プロセッサで、高速割り込みをマスク不能に構成します。0 = CP15 c1 制御レジスタの NMFI ビットをクリアします。

1 = CP15 c1 制御レジスタの NMFI ビットをセットします。

このピンは、プロセッサのリセット中にのみサンプリングされます。

CLUSTERID[3:0] I クラスタ ID のレジスタフィールドである、 MPIDR のビット [11:8] から読み出された値

FILTEREN I 2 つのマスタポートを持つ構成で使用します。リセット時に、アドレス範囲のフィルタリングを可能にします。この信号の設定については、「SCU 制御レジスタ」（ページ 2-3）を参照して下さい。

FILTERSTART[31:20] I 2 つのマスタポートを持つ構成で使用します。リセット時に、アドレスフィルタリングの開始アドレスを指定します。「フィルタリング開始アドレスレジスタ」（ページ 2-9）を参照して下さい。

FILTEREND[31:20] I 2 つのマスタポートを持つ構成で使用します。アドレスフィルタリングの終了アドレスを指定します。「フィルタリング終了アドレスレジスタ」（ページ 2-10）を参照して下さい。

PERIPHBASE[31:13] I タイマ、ウォッチドッグ、割り込みコントローラ、SCU レジスタのベースアドレスを指定します。メモリマップによってのみアクセス可能です。この値は、CP15 c15 構成ベースアドレスレジスタを使用して、Cortex-A9 プロセッサから取得できます。


信号の説明

セキュリティ制御信号を、表 A-7 に示します。

SMPnAMP[N:0] O システム整合性コントローラ

各 Cortex-A9 プロセッサについて、 AMP または SMPモードを指定します。0 = 非対称 (AMP)1 = 対称 (SMP)

TEINIT[N:0] I システム構成各 Cortex-A9 プロセッサについて、リセット時のデフォルトの例外処理状態を決定します。次のように設定されます。0 = ARM1 = Thumbこのピンは、プロセッサのリセット中にのみサンプリングされます。これにより、 SCTLR.TE の初期値が設定されます。

VINITHI[N:0] I 各 Cortex-A9 プロセッサにおける、リセット時の例外ベクタ位置の制御。0 = 例外ベクタは、アドレス 0x00000000 から始まります。

1 = 例外ベクタは、アドレス 0xFFFF0000 から始まります。

このピンは、プロセッサのリセット中にのみサンプリングされます。これにより、 SCTLR.V の初期値が設定されます。

表 A-6 構成信号（続き）


説明

表 A-7 セキュリティ制御信号


説明

CFGSDISABLE I セキュリティコントローラ

一部のシステム制御プロセッサレジスタへの書き込みアクセスを不可能にします。0 = 不可能

1 = 可能

「CFGSDISABLE の使用」（ページ 3-4）を参照して下さい。

CP15SDISABLE[N:0] I 各 Cortex-A9 プロセッサについて、一部のシステム制御プロセッサレジスタへの書き込みアクセスを不可能にします。


信号の説明

A.5 WFE と WFI のスタンバイ信号

WFI と WFE のスタンバイモード信号を、表 A-8 に示します。

「個別の Cortex-A9 プロセッサの電力管理」（ページ 5-8）を参照して下さい。

表 A-8 スタンバイ信号とイベント待ち信号


説明

EVENTI I 外部コヒーレントエージェント

Cortex-A9 プロセッサを WFE スタンバイモードからウェークアップさせるためのイベント入力

EVENTO O イベント出力。この信号は、 1 つの SEV 命令が実行されたときにアクティブになります。

STANDBYWFE[N:0] O 電力コントローラ Cortex-A9 プロセッサが WFE スタンバイモードかどうかを示します。0 = プロセッサは WFE スタンバイモードではありません。1 = プロセッサは WFE スタンバイモードです。

STANDBYWFI[N:0] O Cortex-A9 プロセッサが WFI スタンバイモードかどうかを示します。0 = プロセッサは WFI スタンバイモードではありません。1 = プロセッサは WFI スタンバイモードです。


信号の説明

A.6 電力管理信号

電力制御インタフェースの信号を、表 A-9 に示します。

表 A-9 電力制御インタフェースの信号


説明

CPUCLAMP[N:0] I 電力コントローラ割り込みインタフェースによる制御信号のクランプ。CPUCLAMP[3] CPU3 インタフェース

CPUCLAMP[2] CPU2 インタフェース



CPURAMCLAMP[N:0] I 休眠モードでのクランプセルを可能にします。

SCURAMCLAMP I 休眠モードでの SCU クランプセルを可能にします。

NEONCLAMP[N:0]a I Cortex-A9 の MPE SIMD ロジッククランプをアクティブにします。0 = クランプは非アクティブです。

1 = クランプはアクティブです。

PWRCTLI0[1:0] I SCU CPU 電力ステータスレジスタ [1:0] の、 CPU0 ステータスフィールド（ビット [1:0]）のリセット時の値

PWRCTLI1[1:0] I SCU CPU 電力ステータスレジスタの、 CPU0 ステータスフィールド（ビット [9:8]）のリセット時の値[9:8]

PWRCTLI2[1:0] I SCU CPU 電力ステータスレジスタの、 CPU0 ステータスフィールド（ビット [17:16]）のリセット時の値 [17:16]

PWRCTLI3[1:0] I SCU CPU 電力ステータスレジスタの、 CPU0 ステータスフィールド（ビット [25:24]）のリセット時の値 [25:24]

PWRCTLO0[1:0] O b0x CPU0 は電力オンの必要があります。

b10 CPU0 は休眠モードに移行できます。

b11 CPU0 は電力オフモードに移行できます。




この信号は、 CPU1 が存在する場合のみ存在します。


信号の説明

「SCU CPU 電力ステータスレジスタ」（ページ 2-7）を参照して下さい。「電力管理コントローラとの通信」（ページ 5-11）も参照して下さい。

PWRCTLO2[1:0] O 電力コントローラ b0x CPU2 は電力オンの必要があります。








SCUIDLE O L2C-310 または電力コントローラ

L2C-310 の場合、 Cortex-A9 MPCore の SCUIDLE 出力は、 L2C-310 の STOPCLK 入力に接続できます。

a. MPE が存在する場合のみ

表 A-9 電力制御インタフェースの信号（続き）


説明


信号の説明

A.7 AXI インタフェース

Cortex-A9 の設計には、 2 つの AXI マスタポートと、 1 つのアクセラレータコヒーレンシポート（AXI スレーブ）を含めることができます。次に示すセクションでは、 AXI インタフェースについて説明します。

• 「AXI Master0 信号」

• 「AXI Master1 信号」（ページ A-15）

• 「AXI ACP 信号」（ページ A-16）

A.7.1 AXI Master0 信号

次に示すセクションでは、 AXI Master0 インタフェース信号について説明します。

• 「AXI Master0 の書き込みアドレス信号」

• 「書き込みデータチャネル信号」（ページ A-12）

• 「書き込み応答チャネル信号」（ページ A-12）

• 「M0 用の投機的読み出しインタフェース信号」（ページ A-14）

• 「読み出しデータチャネル信号」（ページ A-13）


• 「AXI Master0 のクロックイネーブル信号」（ページ A-15）

AXI Master0 の書き込みアドレス信号

AXI Master0 の書き込みアドレス信号を、表 A-10 に示します。

表 A-10 AXI Master0 の書き込みアドレス信号


説明

AWADDRM0[31:0] O L2C-310 または他のシステム AXI デバイス

アドレス

AWBURSTM0[1:0] O バーストタイプ。Cortex-A9 プロセッサは、 INCR (BURST = 01) インクリメントバーストのみを発行できます。ACP からの書き込みの場合、バーストタイプとしてFIXED (BURST = 00) または WRAP (BURST = 10) も可能で、これらの値を AXI Master0 ポートにフォワードできます。

他の値は予約されています。

AWCACHEM0[3:0] O キャッシュタイプで、メモリタイプおよび外部キャッシュポリシーにより設定されているキャッシュ可能属性についての追加情報を提供します。

AWIDM0[5:0] O 要求 ID。

「AWIDMx[5:0] のエンコード」（ページ 2-17）を参照して下さい。


信号の説明

AWLENM0[3:0] O L2C-310 または他のシステム AXI デバイス

各バースト内で発生可能なデータ転送の数

AWLOCKM0[1:0] O ロックタイプ

AWPROTM0[2:0] O 保護タイプ

AWREADYM0 I アドレス準備完了

AWSIZEM0[1:0] O バーストサイズ。b00 = 8 ビット転送

b01 = 16 ビット転送



AWUSERM0[8:0] O [8] 早期 BRESP。 L2C-310 で使用されます。

[7] 0 のフルライン書き込み。 L2C-310 で使用されます。

[6] クリーニング退出

[5] レベル 1 退出

[4:1] メモリタイプと内部キャッシュポリシー。「AWUSERMx[8:0] のエンコード」（ページ 2-19）を参照して下さい。[0] 共有

AWVALIDM0 O アドレス有効

表 A-10 AXI Master0 の書き込みアドレス信号（続き）


説明


信号の説明

書き込みデータチャネル信号

AXI Master0 の書き込みデータ信号を、表 A-11 に示します。

書き込み応答チャネル信号

AXI Master0 の書き込み応答信号を、表 A-12 に示します。

表 A-11 AXI Master0 の書き込みデータ信号


説明

WDATAM0[63:0] O L2C-310 または他のシステム AXI デバイス

書き込むデータ

WIDM0[5:0] O 書き込み ID

WLASTM0 O 書き込み終指示

WREADYM0 I 書き込み準備完了

WSTRBM0[7:0] O 書き込みバイトレーンストローブ

WVALIDM0 O 書き込み有効

表 A-12 AXI Master0 の書き込み応答信号


説明

BIDM0[5:0] I L2C-310 または他のシステム AXI デバイス

応答 ID

BREADYM0 O 応答準備完了

BRESPM0[1:0] I 書き込み応答

BVALIDM0 I 応答有効


信号の説明

読み出しデータチャネル信号

AXI Master0 の読み出しアドレス信号を、表 A-13 に示します。

表 A-13 AXI Master0 の読み出しアドレス信号


説明

ARADDRM0[31:0] O L2C-310 または他のシステム AXI デバイス

アドレス

ARBURSTM0[1:0] O バーストタイプ。Cortex-A9 プロセッサは、次に示す 2 つの AXI バーストタイプのいずれか 1 つのみを発行できます。

• b01 = INCR インクリメントバースト

• b10 = WRAP ラップバースト

ACP からの書き込みの場合、バーストタイプとしてFIXED (BURST = 00) も可能で、この値を AXI Master0ポートにフォワードできます。他の値は予約されています。

ARCACHEM0[3:0] O キャッシュタイプで、キャッシュ可能属性に関する追加情報を提供します。

ARIDM0[5:0] O 要求 ID。

「ARIDMx[5:0] のエンコード」（ページ 2-16）を参照して下さい。

ARLENM0[3:0] O バースト長で、転送の正確な数を示します。

ARLOCKM0[1:0] O ロックタイプ

ARPROTM0[2:0] O 保護タイプ

ARREADYM0 I アドレス準備完了


信号の説明

M0 用の投機的読み出しインタフェース信号

Cortex-A9 MPCore と L2C-310 との間の投機的読み出しアクセス用の、 M0 上のインタフェース信号を、表 A-14 に示します。

ARSIZEM0[1:0] O L2C-310 または他のシステム AXI デバイス

バーストサイズ。b00 = 8 ビット転送




ARUSERM0[6:0] O サイドバンド情報。[6] 投機的ラインフィル（L2C-310 で使用）

[5] プリフェッチヒント（L2C-310 で使用）

[4:1] 内部属性。

b0000 = ストロングリオーダ

b0001 = デバイス

b0011 = ノーマルメモリ、キャッシュ不可

b0110 = ライトスルー

b0111 = ライトバック、書き込み割り当てなし

b1111 = ライトバック、書き込み割り当て

[0] 共有ビット。

「ARUSERMx[6:0] のエンコード」（ページ 2-18）を参照して下さい。

ARVALIDM0 O アドレス有効

表 A-13 AXI Master0 の読み出しアドレス信号（続き）


説明

表 A-14 M0 上の L2C-310 信号


SRENDM0[3:0] I L2C-310 L2C-310 からの投機的ラインフィルの確認

SRIDM0[23:0] I L2C-310 からの投機的に確認された ID


信号の説明


AXI Master0 の読み出しデータ信号を、表 A-15 に示します。

AXI Master0 のクロックイネーブル信号

AXI Master0 のクロックイネーブル信号を、表 A-16 に示します。

A.7.2 AXI Master1 信号

AXI Master1 を実装する設計では、 AXI Master1 インタフェース信号は、後が M1 であることを除いて、 AXI Master0 インタフェースの信号と同一です。

これは、すべての M0 AXI 信号と、投機的読み出しインタフェース信号SREND および SRID に適用されます。

表 A-15 AXI Master0 の読み出しデータ信号


説明

RVALIDM0 I L2C-310 または他のシステム AXI デバイス

読み出し有効

RDATAM0[63:0] I 読み出しデータ

RRESPM0[1:0] I 読み出し応答

RLASTM0 I 読み出し終指示

RIDM0[5:0] I 読み出し ID

RREADYM0 O 読み出し準備完了

表 A-16 AXI Master0 のクロックイネーブル信号


INCLKENM0 I クロックコントローラ

AXI バスのクロックイネーブルで、 AXI インタフェースが次のいずれかで動作できるようにします。• システムクロックに対して整数倍の比率• システムクロックに対して 1/2 の整数倍の比率

「インタフェース」（ページ 1-7）を参照して下さい。

OUTCLKENM0 I AXI バスのクロックイネーブルで、 AXI インタフェースが次のいずれかで動作できるようにします。• システムクロックに対して整数倍の比率• システムクロックに対して 1/2 の整数倍の比率

「インタフェース」（ページ 1-7）を参照して下さい。


信号の説明

A.7.3 AXI ACP 信号

次に示すセクションでは、 AXI ACP インタフェース信号について説明します。

• 「AXI ACP の書き込みアドレス信号」

• 「書き込みデータチャネル信号」（ページ A-17）

• 「書き込み応答チャネル信号」（ページ A-18）



• 「ACLKENS」（ページ A-20）

AXI ACP の書き込みアドレス信号

AXI ACP の AXI 書き込みアドレス信号を、表 A-17 に示します。

表 A-17 AXI ACP の書き込みアドレス信号


説明

AWADDRS[31:0] I 外部 AXI マスタアドレス

AWBURSTS[1:0] I バーストタイプ

AWCACHES[3:0] I キャッシュタイプで、キャッシュ可能属性に関する追加情報を提供します。

AWIDS[2:0] I 要求 ID

AWLENS[3:0] I 各バースト内で発生可能なデータ転送の数

AWLOCKS[0] I ロックタイプ。b00 = 通常アクセス

b01 = 排他アクセス

ビット [1] は未使用です。 LOW に固定して下さい。

AWPROTS[2:0] I 保護タイプ

AWREADYS O アドレス準備完了


信号の説明

書き込みデータチャネル信号

AXI ACP の AXI 書き込みデータ信号を、表 A-18 に示します。

AWSIZES[1:0] I 外部 AXI マスタバーストサイズ。b00 = 8 ビット転送




AWUSERS[4:0] I サイドバンド情報。[4:1] 内部属性。







[0] 共有

「AXI USER 属性のエンコード」（ページ 2-18）を参照して下さい。

AWVALIDS I アドレス有効

表 A-17 AXI ACP の書き込みアドレス信号（続き）


説明

表 A-18 AXI ACP の書き込みデータ信号


説明

WDATAS[63:0] I 外部 AXI マスタ書き込むデータ

WIDS[2:0] I 書き込み ID

WLASTS I 書き込み終指示

WREADYS O 書き込み準備完了

WSTRBS[7:0] I 書き込みバイトレーンストローブ

WVALIDS I 書き込み有効


信号の説明

書き込み応答チャネル信号

AXI ACP の AXI 書き込み応答信号を、表 A-19 に示します。


AXI ACP の AXI 読み出しアドレス信号を、表 A-20 に示します。

表 A-19 AXI ACP の書き込み応答信号


説明

BIDS[2:0] O 外部 AXI マスタ応答 ID

BREADYS I 応答準備完了

BRESPS[1:0] O 書き込み応答

BVALIDS O 応答有効

表 A-20 AXI ACP の読み出しアドレス信号


説明

ARADDRS[31:0] I 外部 AXI マスタアドレス

ARBURSTS[1:0] I バーストタイプ

ARCACHES[3:0] I キャッシュタイプで、キャッシュ可能属性に関する追加情報を提供します。

ARIDS[2:0] I 要求 ID

ARLENS[3:0] I 各バースト内で発生可能なデータ転送の数


信号の説明

ARLOCKS[1:0] I 外部 AXI マスタロックタイプ

ARPROTS[2:0] I 保護タイプ

ARREADYS O アドレス準備完了

ARSIZES[1:0] I バーストサイズ。b00 = 8 ビット転送




ARUSERS[4:0] I サイドバンド情報。[4:1] 内部属性ビット。







[0] 共有ビット

「AXI USER 属性のエンコード」（ページ 2-18）を参照して下さい。

ARVALIDS I アドレス有効

表 A-20 AXI ACP の読み出しアドレス信号（続き）


説明


信号の説明


AXI ACP の AXI 読み出しデータ信号を、表 A-21 に示します。

ACLKENS

ACLKEN スレーブ信号を、表 A-22 に示します。

表 A-21 AXI ACP の読み出しデータ信号


説明

RVALIDS O 外部 AXI マスタ読み出し有効

RDATAS[63:0] O 読み出しデータ

RRESPS[1:0] O 読み出し応答

RLASTS O 読み出し終指示

RIDS[2:0] O 読み出し ID

RREADYS I 読み出し準備完了

表 A-22 ACLKENS 信号


説明

ACLKENS I クロックコントローラバスクロックイネーブル。「ACP インタフェースのクロック」（ページ 2-23）を参照して下さい。


信号の説明

A.8 パフォーマンス監視信号

パフォーマンス監視信号を、表 A-23 に示します。 PMUEVENT の数は、設計に含まれている Cortex-A9 プロセッサの数と同じです。

表 A-23 パフォーマンス監視信号


PMUEVENTn[57:0] O パフォーマンス監視ユニット (PMU) または外部のパフォーマンス監視ユニット

CPUn 用のパフォーマンス監視ユニットイベントバス。信号とイベントの説明については、『Cortex-A9テクニカルリファレンスマニュアル』を参照して下さい。

PMUIRQ[N:0] O システム整合性コントローラまたは外部のパフォーマンス監視ユニット

システム評価指標による割り込み要求、Cortex-A9 プロセッサごとに 1 つ

PMUSECURE[N:0] O 外部のパフォーマンス監視ユニット

Cortex-A9 プロセッサのセキュリティステータスを示します。0 = 非セキュア状態

1 = セキュア状態

この信号は、 CoreSight トレース配信インフラストラクチャへの入力を提供しません。

PMUPRIV[N:0] O Cortex-A9 プロセッサのステータスを示します。

0 = ユーザモード

1 = 特権モード

この信号は、 CoreSight トレース配信インフラストラクチャへの入力を提供しません。


信号の説明

A.9 例外フラグ信号

DEFLAGS および SCUEVABORT 信号を、表 A-24 に示します。

FPSCR の詳細については、『Cortex-A9 浮動小数点ユニット (FPU) テクニカルリファレンスマニュアル』と『Cortex-A9 NEON® メディア処理エンジンテクニカルリファレンスマニュアル』を参照して下さい。

表 A-24 例外フラグ信号

名前 I/O デスティネーション

説明

DEFLAGSn[6:0] O システム整合性コントローラ

データエンジン出力フラグ。 Cortex-A9 プロセッサにデータエンジンが含まれている場合のみ実装されます。DE が NEON SIMD ユニットの場合、ビットは次の意味です。

• ビット [6] が FPSCR[27] の値を示します。


• ビット [4:0] が FPSCR[4:0] の値を示します。

DE が FPU の場合、ビットは次の意味です。

• ビット [6] は 0 です。


• ビット [4:0] が FPSCR[4:0] の値を示します。

SCUEVABORT O コヒーレンシライトバックの間に外部アボートが発生したことを示します。


信号の説明

A.10 パリティエラー信号

パリティエラーを報告する信号を、表 A-25 に示します。これらの信号は、パリティが定義されている場合にのみ存在します。 PARITYFAIL 信号のセット数は、設計に存在する Cortex-A9 プロセッサの数に対応します。

表 A-25 エラー報告用の信号

名前 I/O デスティネーション

説明

PARITYFAILn[7:0] O システム整合性コントローラ

Cortex-A9 プロセッサ n の RAM アレイからのパリティ出力ピン。パリティエラーを示します。0 パリティエラーなし

1 パリティエラーあり

ビット [7] BTAC パリティエラー

ビット [6] GHB パリティエラー

ビット [5] 命令キャッシュタグ RAM パリティエラー

ビット [4] 命令キャッシュデータ RAM パリティエラー

ビット [3] メイン TLB パリティエラー

ビット [2] データキャッシュ外部キャッシュ属性 RAM パリティエラービット [1] データキャッシュタグ RAM パリティエラー

ビット [0] データキャッシュデータ RAM パリティエラー

PARITYFAILSCU[N:0] O SCU タグ RAM からのパリティ出力ピン。設計に存在する各 Cortex-A9 プロセッサからの出力の論理和です。


信号の説明

A.11 MBIST インタフェース

MBIST インタフェース信号を、表 A-26 に示します。

一部の MBIST 信号のサイズは、パリティサポートが実装されているかどうかによって異なります。パリティサポートが実装されている場合のこれらの信号を、表 A-27 に示します。

パリティサポートが実装されていない場合のこれらの信号を、表 A-28 に示します。

『Cortex-A9 MBIST コントローラテクニカルリファレンスマニュアル』を参照して下さい。

表 A-26 MBIST インタフェース信号


MBISTADDR[10:0] I MBIST コントローラ MBIST アドレス

MBISTARRAY[19:0] I RAM のテストに使用される MBIST アレイ

MBISTENABLE I MBIST モードをアクティブにします。

MBISTWRITEEN I グローバル書き込みイネーブル

MBISTREADEN I グローバル読み出しイネーブル

表 A-27 パリティサポートが実装されている場合の MBIST 信号


説明

MBISTBE[32:0] I MBIST コントローラ MBIST 書き込みイネーブル

MBISTINDATA[71:0] I MBIST データ入力

MBISTOUTDATA[287:0] O MBIST データ出力

表 A-28 パリティサポートが実装されていない場合の MBIST 信号


説明

MBISTBE[25:0] I MBIST コントローラ MBIST 書き込みイネーブル

MBISTINDATA[63:0] I MBIST データ入力

MBISTOUTDATA[255:0] O MBIST データ出力


信号の説明

A.12 スキャンテスト信号

スキャンテスト信号を、表 A-29 に示します。

表 A-29 スキャンテスト信号


SE I DFT コントローラスキャンイネーブル。0 = 不可能

1 = 可能


信号の説明

A.13 外部デバッグインタフェース

次に示すセクションでは、外部デバッグインタフェース信号について説明します。

• 「認証インタフェース」• 「APB インタフェース信号」（ページ A-27）

• 「クロストリガインタフェースの信号」（ページ A-28）

• 「その他のデバッグインタフェース信号」（ページ A-28）

A.13.1 認証インタフェース

認証インタフェース信号を、表 A-30 に示します。 N の値は、（設計に存在するプロセッサ数 - 1）です。

表 A-30 認証インタフェース信号


DBGEN[N:0] I セキュリティコントローラ

侵襲性デバッグイネーブル。0 = 不可能

1 = 可能

NIDEN[N:0] I 非侵襲性デバッグイネーブル。0 = 不可能

1 = 可能

SPIDEN[N:0] I セキュア特権侵襲性デバッグイネーブル。0 = 不可能

1 = 可能

SPNIDEN[N:0] I セキュア特権非侵襲性デバッグイネーブル。0 = 不可能

1 = 可能


信号の説明

A.13.2 APB インタフェース信号

APB インタフェース信号を、表 A-31 に示します。

表 A-31 APB インタフェース信号


説明

PADDRDBG[x:2] I CoreSight APB デバイスプログラミングアドレス。 x:2 の幅は、構成によって異なります。[12:2] 単一の Cortex-A9 プロセッサを含むユニプロセッサまたはマルチプロセッサ構成[13:2] 2 つの Cortex-A9 プロセッサを含むマルチプロセッサ構成[14:2] 3 つまたは 4 つの Cortex-A9 プロセッサを含むマルチプロセッサ構成

PADDRDBG31 I APB アドレスバスのビット [31]。0 = 外部デバッガ以外からのアクセス

1 = 外部デバッガからのアクセス

PENABLEDBG I 転送の 2 番目およびそれ以後のサイクルであることを示します。

PSELDBG I 外部デバッグインタフェースを選択します。0 = デバッグレジスタが選択されていません。

1 = デバッグレジスタが選択されています。

PWDATADBG[31:0] I 書き込みデータバス

PWRITEDBG I APB の読み出し / 書き込み信号

PRDATADBG[31:0] O 読み出しデータバス

PREADYDBG O ウェイトステートを挿入して、転送を延長するために使用します。APB スレーブ準備完了。 APB スレーブは PREADYをアサートして転送を延長できます。

PSLVERRDBG O APB スレーブ転送エラー。

0 = 転送エラーなし

1 = 転送エラー


信号の説明

A.13.3 クロストリガインタフェースの信号

CTI 信号を、表 A-32 に示します。 N の値は、（設計に存在するプロセッサ数 - 1）です。

A.13.4 その他のデバッグインタフェース信号

その他のデバッグインタフェース信号を、表 A-33 （ページ A-29）に示します。 N の値は、（設計に存在するプロセッサ数 - 1）です。

表 A-32 クロストリガインタフェースの信号


説明

EDBGRQ[N:0] I 外部デバッガまたはCoreSight 相互接続

外部デバッグ要求。0 = 外部デバッグ要求なし

1 = 外部デバッグ要求あり

プロセッサは EDBGRQ 入力をレベル感知として扱います。 EDBGRQ 入力は、プロセッサで DBGACKがアサートされるまでアサートしておく必要があります。

DBGACK[N:0] O デバッグ応答信号

DBGCPUDONE[N:0] O デバッグ応答信号。0 = 不可能

1 = 可能

DBGRESTART[N:0] I コアがデバッグ状態を終了します。DBGRESTARTED がアサート解除されるまで HIGHに保つ必要があります。0 = 不可能

1 = 可能

DBGRESTARTED[N:0] O デバッグ状態と通常状態との間を移行するため、DBGRESTART とともに使用されます。

0 = 不可能

1 = 可能


信号の説明

表 A-33 その他のデバッグ信号


説明

COMMRX[N:0] O 外部デバッガまたはCoreSight 相互接続

通信チャネル受信。データ転送レジスタフルフラグの受信部分。

0 = 空1 = フル

COMMTX[N:0] O 通信チャネル送信。データ転送レジスタフルフラグの送信部分。

0 = 空1 = フル

DBGNOPWRDWN[N:0] O デバッガが、 Cortex-A9 プロセッサを電力オフしないように要求しました。

DBGSWENABLE[N:0] I LOW の場合は、外部デバッグエージェントでのみデバッグレジスタを変更できます。0 = 不可能

1 = 可能。拡張 cp14 インタフェース経由でのソフトウェアアクセスが許可されます。外部 cp14 および外部デバッグアクセスが許可されます。

DBGROMADDR[31:12] I CoreSight システム構成 ROM テーブルの物理アドレスのビット [31:12] を示します。アドレスが決定できない場合は、この信号を 0 に固定します。

DBGROMADDRV I DBGROMADDR の有効信号。

アドレスが決定できない場合は、この信号をLOW に固定します。

DBGSELFADDR[31:15] I ROM テーブルの物理アドレスから、デバッグレジスタがメモリマップされている物理アドレスまでのオフセットを、符号付き 2 の補数形式で表した数値の、ビット [31:15] を示します。

オフセットが決定できない場合は、この信号を 0に固定します。

DBGSELFADDRV I DBGSELFADDR の有効信号。

オフセットが決定できない場合は、この信号をLOW に固定します。


信号の説明

A.14 PTM インタフェース信号

PTM インタフェース信号を、表 A-34 に示します。 PTM インタフェース信号バスの数は、設計に含まれている Cortex-A9 プロセッサの数以下です。

表 A-34 PTM インタフェース信号


説明

WPTFIFOEMPTYn O PTM デバイス PTM インタフェースの FIFO に、投機的ウェイポイントが存在しません。

WPTCOMMITn[1:0] O このサイクルをコミットしたウェイポイントの数。有効なウェイポイントを示し、同じサイクル内でコミットすることができます。

WPTCONTEXTIDn[31:0] O ウェイポイントのコンテキスト ID。

この信号は、ウェイポイントの条件コードに関係なく、 TRUE にする必要があります。

WPTENABLEn I ウェイポイントイネーブル。このビットがセットされている場合、 Cortex-A9 プロセッサはウェイポイントを出力できます。

WPTEXCEPTIONTYPEn[3:0] O 例外タイプ。b0001 = ホールトデバッグ

b0010 = セキュアモニタ

b0100 = 不正確データアボート

b0101 = T2EE トラップ

b1000 = リセット

b1001 = 未定義b1010 = SVCb1011 = プリフェッチアボート / ソフトウェアブレークポイントb1100 = 正確データアボート / ソフトウェアウォッチポイントb1110 = IRQb1111 = FIQ

WPTFLUSHn O コア例外 FIFO からのフラッシュ信号。まだコミットされていないウェイポイントが、すべてフラッシュされます。

WPTLINKn O ウェイポイントは分岐で、リンクレジスタを更新します。WPTTYPE[2:0] が直接分岐または間接分岐の場合のみ HIGH になります。


信号の説明

WPTnSECUREn O PTM デバイス現在のウェイポイントに続く命令が、非セキュア状態で実行されます。 NS ビットがセットされ、プロセッサがセキュアモニタモードでない場合、命令は非セキュア状態です。

WPTPCn[31:0] O ウェイポイントの終実行アドレスインジケータ。これは、例外が発生した場合のベースリンクレジスタです。リセット例外ではトレースを禁止する必要があるため、 0 にする必要があります。ウェイポイントがリセット例外の場合には 0 です。

WPTT32LINKn O Thumb 状態で後に実行されたアドレスのサイズを示します。0 = 16 ビット命令

1 = 32 ビット命令

WPTTAKENn O ウェイポイントの条件コードが成功しました。アドレスは、この信号の値にかかわらず使用されます。すべてのウェイポイント例外分岐についてセットする必要があります。

WPTTARGETJBITn O ウェイポイントデスティネーションの J ビット。

WPTTRACEPROHIBITED がアサートされている場合、この信号は LOW です。

WPTTARGETPCn[31:0] O ウェイポイントターゲットアドレス。

T ビットが 0 の場合、ビット [1] を 0 にする必要があります。J ビットが 0 の場合、ビット [0] を 0 にする必要があります。WPTTYPE が禁止されているか、デバッグの場合、この値は 0 です。

WPTTARGETTBITn O ウェイポイントデスティネーションの T ビット。

WPTTRACEPROHIBITED がアサートされている場合、この信号は LOW です。

表 A-34 PTM インタフェース信号（続き）


説明


信号の説明

WPTTRACEPROHIBITEDn O PTM デバイス現在のウェイポイントターゲットに対するトレースが禁止されます。禁止された領域へのエントリを示します。トレースが再開されるまで、ウェイポイントはトレースされません。PTM クロックを停止可能なことを示します。

NIDEN と DBGEN の両方が LOW の場合は、フライト中のウェイポイントがコアを終了した後に、この信号を恒久的にアサートする必要があります。入力への変更がサンプリングされたことを保証するため、例外またはシリアル分岐が必要です。WPTVALID の 1 サイクルだけ、WPTTRACEPROHIBITED がセットされた状態で観測されます。このウェイポイントでトレースは停止し、観測される次のウェイポイントは Isync パケットです。

WPTTYPEn[2:0] O ウェイポイントタイプ。b000 = 直接分岐

b001 = 間接分岐

b010 = 例外b011 = DMBb100 = デバッグ開始 / トレース禁止

b101 = デバッグ終了（初の命令のアドレスが必要）b110 = 無効

b111 = 無効

WPTVALID が HIGH のときのみ有効な状態とする必要があります。デバッグ開始の後には、デバッグ終了が続く必要があります。

注デバッグ終了は命令の実行を反映しません。

WPTVALIDn O ウェイポイントが有効であることが確認されます。

表 A-34 PTM インタフェース信号（続き）


説明



この付録では、本書の各版の技術的な相違点について説明します。

表 B-1 A 版

変更内容場所

初版 -

表 B-2 A 版と B 版の相違点

変更内容場所

GIC (PL390) と Cortex-A9 割り込みコントローラとの関係の明確化


パリティエラーオプションの追加表 1-1 （ページ 1-4）

データコヒーレンシと、命令キャッシュコヒーレンシをサポートしないこととに関して、 SCU の役割の明確化

「SCU について」（ページ 2-2）

排他アクセスとアドレスフィルタリングについての情報の追加

アドレスフィルタリング（ページ 2-2）

ARM DDI 0407FJ Copyright © 2008-2010 ARM. All rights reserved. B-1ID013111 Non-Confidential

リビジョン

SSAC についての記述の訂正「SCU 非セキュアアクセス制御レジスタ」（ページ 2-13）

SSAC のビット割り当ての訂正表 2-9 （ページ 2-14）

STI （ソフトウェアトリガ割り込み）を SGI （ソフトウェア生成割り込み）に変更

第 3 章割り込みコントローラ全体

INTID の説明の増補と明確化第 3 章割り込みコントローラ全体

リセット情報の追加タイマとウォッチドッグのレジスタ（ページ 5-3）

AXI トランザクション ID に関するセクションの増補 AXI トランザクション ID （ページ 6-3）

AXI USER エンコードセクションの追加 AXI USER エンコード（ページ 6-5）

EVENTI の情報の増補と、 EVENTO の情報の追加 WFE/SEV 同期（ページ 6-9）

CLUSTERID[3:0] の説明の訂正「構成信号」（ページ A-5）

DBGEN[3:0] の説明の追加表 A-30 （ページ A-26）

表 B-2 A 版と B 版の相違点（続き）

変更内容場所

表 B-3 B 版と C 版の相違点

変更内容場所

設計変更の一覧表記「製品リビジョン」（ページ 1-10）

プライベートメモリマップの新規エントリ表 2-2 （ページ 2-3）

タイマとウォッチドッグの名前を、プライベートタイマとウォッチドッグに変更

表 2-2 （ページ 2-3）

TLB サイズを構成オプションとして追加表 1-1 （ページ 1-4）

タイミング図の追加図 1-4 （ページ 1-25）、図 1-5 （ページ 1-25）、図 1-6（ページ 1-26）、図 1-7 （ページ 1-26）

パワーオンリセットに CPUCLKOFF と DECLKOFFを追加

Cortex-A9 MPCore リセット（ページ 1-28）、「構成信号」（ページ A-5）

タグ RAM サイズの値の訂正表 2-3 （ページ 2-6）

SCU 電力ステータスレジスタのレイアウト変更 SCU CPU 電力ステータスレジスタ（ページ 2-7）

PPI の追加。 Cortex-A9 プロセッサインタフェースごとに PPI は 5 つ存在します。

割り込みタイプとソース（ページ 3-2）

B-2 Copyright © 2008-2010 ARM. All rights reserved. ARM DDI 0407FJNon-Confidential ID013111

リビジョン

PPI ステータスレジスタに PPI(4) を追加「PPI ステータスレジスタ」（ページ 3-10）

INT の名前を IRQS に変更「SPI ステータスレジスタ」（ページ 3-11）「割り込み」（ページ A-4）

第 5 章の名前を変更。以前は「プライベートタイマとウォッチドッグのレジスタ」でした。


レベル 2 インタフェースの章を第 1 章に含めました。

nIRQOUT[N:0] と nFIQOUT[N:0] の追加「割り込み」（ページ A-4）

MAXCLKLATENCY[2:0] の追加「構成信号」（ページ A-5）

BISTCLAMP の削除「電力管理信号」（ページ A-8）

AXI の説明の訂正と増補「AXI インタフェース」（ページ A-10）

AXI Master1 の説明の削除

AWLOCKS[1:0] を AWLOCKS[0] に訂正表 A-17 （ページ A-16）

ARIDS[5:0] を ARIDS[2:0] に訂正表 A-20 （ページ A-18）

パフォーマンス監視信号の拡張と新しい信号の追加「パフォーマンス監視信号」（ページ A-21）

SCUEVABORT を、パリティエラー信号のセクションからパフォーマンス監視に移動

「パフォーマンス監視信号」（ページ A-21）

SCANMODE の削除「スキャンテスト信号」（ページ A-25）

PRDATADBG を PRDATADBG[31:0] に訂正表 A-31 （ページ A-27）

WPTT32nT16n を WPT32LINKn に変更表 A-34 （ページ A-30）

表 B-3 B 版と C 版の相違点（続き）

変更内容場所

表 B-4 C 版と D 版の相違点

変更内容場所

グローバルタイマの位置変更。他のタイマの名前はプライベートタイマと変更されました。

図 1-1 （ページ 1-3）

表 1-1 AXI マスタインタフェースの属性を移動表 2-10 （ページ 2-15）

表 1-2 ARID のエンコードを移動表 2-11 （ページ 2-17）

表 1-3 AWIDMx のエンコードを移動表 2-12 （ページ 2-18）


リビジョン

準拠コンテンツの移動と増補「Cortex-A9 MPCore のコヒーレンシについて」（ページ 1-8）

機能一覧の削除

プリロードエンジンのオプションと ARM_BIST を構成可能オプションに追加

「構成可能なオプション」（ページ 1-4）

インタフェースセクションの増補「インタフェース」（ページ 1-7）

プライベートメモリ領域の章の削除

プライベートメモリ領域の内容の再編成。表の追加。「プライベートメモリ領域」（ページ 1-5）

SLVERR を DECERR に変更表 1-2 （ページ 1-5）

インタフェースセクションの増補「インタフェース」（ページ 1-7）

MPCore に関する考慮事項セクションの追加「MPCore に関する考慮事項」（ページ 1-8）

表 1-4 ARUSERMx[6:0] の削除表 2-12 （ページ 2-18）

表 1-5 AWUSERMx[8:0] エンコードの移動表 2-14 （ページ 2-20）

表 1-6 コアモードと APROT 値の削除 -

図 1-2 の移動図 6-1 （ページ 6-2）

図 1-3 3 対 1 のタイミング比率の移動図 5-1 （ページ 5-2）

図 1-4 の移動図 2-9 （ページ 2-22）

図 1-5 の移動図 2-10 （ページ 2-22）

図 1-6 の移動図 2-11 （ページ 2-22）

図 1-7 の移動図 2-12 （ページ 2-23）

図 1-8 の移動図 2-12 （ページ 2-23）

図 1-9 の移動と名前の変更「Cortex-A9 MPCore の電力ドメインとクランプ」（ページ 5-13）

表 1-7 構成可能なオプションの移動表 1-1 （ページ 1-4）

表 1-8 PADDRDBG 幅の置き換えと増補「Cortex-A9 MPCore の APB デバッグインタフェースとメモリマップ」（ページ 6-3）

表 1-9 Cortex-A9 MPCore のリセット信号の移動表 5-1 （ページ 5-3）

表 B-4 C 版と D 版の相違点（続き）

変更内容場所


リビジョン

表 1-10 Cortex-A9 MPCore の電力モードの移動表 5-2 （ページ 5-8）

表 2-1 Cortex-A9 MPCore メモリ領域の移動表 1-3 （ページ 1-6）

ACP の動作説明の移動と増補「アクセラレータコヒーレンシポート」（ページ 2-24）

設計変更一覧の増補「製品リビジョン」（ページ 1-10）

スヌープ制御ユニットの章にインタフェースの説明の詳細を含めるよう更新と増補


SCU レジスタの更新表 2-1 （ページ 2-3）

インタフェース「SCU 制御レジスタ」（ページ 2-3）

表 3-1 SCU レジスタの概要の移動と訂正表 2-1 （ページ 2-3）

表 3-2 の移動とタイトル変更表 2-2 （ページ 2-4）

図 3-1 SCU 制御レジスタの形式の移動とタイトル変更

図 2-1 （ページ 2-4）


図 3-2 の移動とタイトル変更図 2-2 （ページ 2-6）


図 3-3 の移動とタイトル変更図 2-3 （ページ 2-8）


図 3-4 SCU 非セキュア状態における全無効化レジスタの形式の削除

-

表 3-5 の削除 -

図 3-5 SCU セキュア状態における全無効化レジスタの形式の削除

図 2-4 （ページ 2-9）

表 3-6 の移動表 2-5 （ページ 2-9）

図 3-6 の移動図 2-5 （ページ 2-10）

表 3-7 の移動表 2-6 （ページ 2-10）

図 3-7 の移動図 2-6 （ページ 2-11）

表 3-8 の移動表 2-7 （ページ 2-11）

図 3-8 の移動図 2-7 （ページ 2-12）


変更内容場所


リビジョン

表 3-9 表 2-8 （ページ 2-12）

図 3-9 の移動と名前の変更「SCU 非セキュアアクセス制御レジスタのビット割り当て」（ページ 2-13）

表 3-10 「SCU 非セキュアアクセス制御レジスタのビット割り当て」（ページ 2-14）

GIC アーキテクチャコンテンツの繰り返しとなる内容の削除


割り込みコントローラコンテンツの他の部分の再編成

4.2 TrustZone サポートの名前の変更と、仕様に関する内容の削除

「セキュリティ拡張機能のサポート」（ページ 3-4）

4.3 割り込み分配器についての削除 -

4.4 割り込み分配器の割り込みソースの削除 -

4.5 Cortex-A9 プロセッサインタフェースの削除 -

割り込みセキュリティレジスタの削除 -

イネーブルセットレジスタの削除 -

イネーブルクリアレジスタの削除 -

保留セットレジスタの削除 -

保留クリアレジスタの削除 -

アクティブステータスレジスタの削除 -

割り込み優先度レジスタの削除 -

割り込みプロセッサターゲットレジスタの削除 -

割り込み構成レジスタの削除 -

ソフトウェア生成割り込みレジスタの削除 -

CPU インタフェース制御レジスタの削除 -

割り込み優先度マスクレジスタの削除 -

2 進小数点レジスタの削除 -

割り込み応答レジスタの削除 -

割り込み終了レジスタの削除 -


変更内容場所


リビジョン

実行優先度レジスタの削除 -

優先保留割り込みレジスタの削除 -

第 5 章タイマとウォッチドッグのレジスタの更新と訂正


5.1 タイマとウォッチドッグのブロックについての名前の変更

「プライベートタイマとウォッチドッグのブロックについて」（ページ 4-2）

表 5-1 の移動表 4-1 （ページ 4-3）

5.2 タイマとウォッチドッグのレジスタの移動と名前の変更

「プライベートタイマとウォッチドッグのレジスタ」（ページ 4-3）

プライベートタイマの動作についての注を表 4-1 の下に追加

表 4-1 （ページ 4-3）

タイマ制御レジスタセクションの訂正「プライベートタイマ制御レジスタ」（ページ 4-4）

タイマ割り込みステータスレジスタの訂正「プライベートタイマ割り込みステータスレジスタ」（ページ 4-5）

割り込み ID 29 に関連する動作の明確化「プライベートタイマ割り込みステータスレジスタ」（ページ 4-5）

コンパレータ値レジスタ、 0x10 および 0x14 の移動と訂正

「コンパレータ値レジスタ、 0x10 および 0x14」（ページ 4-13）

自動インクリメントレジスタ、 0x18 の移動と訂正「自動インクリメントレジスタ、 0x18」（ページ 4-13）

5.3 グローバルタイマについての移動と訂正「グローバルタイマについて」（ページ 4-10）

グローバルタイマ制御レジスタセクションの追加「グローバルタイマ制御レジスタ」（ページ 4-12）

グローバルタイマ割り込みステータスレジスタの追加「グローバルタイマ割り込みステータスレジスタ」（ページ 4-13）

リセットの説明の修正と増補「リセット」（ページ 5-3）

信号一覧の追加すべての信号の一覧に、ソースまたはデスティネーション列の追加

nDERESET[N:0] を nNEONRESET[N:0] に置き換え表 A-2 （ページ A-3）


変更内容場所


リビジョン

DECLCKOFF を NEONCLCKOFF に置き換え表 A-6 （ページ A-5）

CPUCLOCKOFF[N:0] を CPUCLCKOFF[N:0] に置き換え

CR15 c15 のシステム制御構成ベースレジスタを構成ベースアドレスレジスタに置き換え

DECLAMP を NEONCLAMP に置き換え表 A-9 （ページ A-8）

電力制御信号の説明の訂正と明確化

SCUIDLE 信号の追加

重複した AXI ユーザエンコードの削除表 A-10 （ページ A-10）

ARUSERM0[6:0] の訂正表 A-13 （ページ A-13）

投機的読み出しインタフェース信号セクションの追加

「M0 用の投機的読み出しインタフェース信号」（ページ A-14）

AWUSERS[4:0] の [4:0] を [4:1] に訂正表 A-17 （ページ A-16）

MPE を NEON SIMD ユニットに置き換え表 A-23 （ページ A-21）

PMUEVENT サイズを 57 ビットに変更

DEFLAGS と SCUEVABORT を別の表に分離「例外フラグ信号」（ページ A-22）

PARITYSCU[3:0] を PARITYFAILSCU[N:0] に変更表 A-25 （ページ A-23）

MBISTBE[31:0] を MBISTBE[32:0] に変更表 A-27 （ページ A-24）

DBGSWENABLE[N:0] の説明の修正表 A-33 （ページ A-29）

DBGSELFADDR のビットを [31:15] に訂正

WPTCOMMITn のビットを [1:0] に訂正表 A-34 （ページ A-30）

WPTENABLE を WPTENABLEn に訂正

WPT32LINKn を WPTT32LINKn に訂正

WPTTARGETTBIT についての文の削除


変更内容場所


リビジョン

表 B-5 D 版と F 版の相違点

ドキュメントタイトルを『AMBA® レベル 2 キャッシュコントローラ (L2C-310) テクニカルリファレンスマニュアル』に訂正

「参照資料」（ページ xvii）

PL310 の名称を L2C-310 へすべて変更 -

対称構成を統一構成に訂正「Cortex-A9 MPCore プロセッサについて」（ページ 1-2）

タグ RAM の名前をキャッシュラインディレクトリに変更図 1-1 （ページ 1-3）

コヒーレンシの説明を明確化のため書き直し「Cortex-A9 MPCore のコヒーレンシについて」（ページ 1-8）

SCU 制御レジスタの訂正「SCU 制御レジスタ」（ページ 2-3）

値の訂正表 2-10 （ページ 2-15）

理論上の大値についての注の追加「AXI 発行機能」（ページ 2-15）

INCR の値の訂正「Cortex-A9 MPCore の AXI トランザクション」（ページ 2-16）

トランザクションについての注の追加

データラインフィルバッファの訂正表 2-11 （ページ 2-17）

比率についての明確な説明の追加「AXI マスタインタフェースのクロック」（ページ 2-21）

不正確な相互参照の削除第 3 章割り込みコントローラ

レジスタ名を GIC アーキテクチャでの名前と同期第 3 章割り込みコントローラ

アクセスの説明の訂正「割り込みコントローラについて」（ページ 3-2）

割り込みソースについての情報の訂正「割り込み分配器の割り込みソース」（ページ 3-2）

単一プロセッサ設計についての段落の移動「割り込みプロセッサターゲットレジスタ」（ページ 3-8）

2 行目の訂正表 3-1 （ページ 3-5）

割り込み構成レジスタセクションの追加「割り込み構成レジスタ」（ページ 3-9）

表 3-5 に値の列を追加表 3-5 （ページ 3-9）


リビジョン

入力の明確化「PPI ステータスレジスタ」（ページ 3-10）

図 3-6 の下のアドレスオフセットに関する文の削除図 3-6 （ページ 3-11）

Primecell 識別レジスタセクションの削除 -

プリスケーラの説明を機能一覧に追加「プライベートタイマとウォッチドッグのブロックについて」（ページ 4-2）

PERIPHCLK をリファレンスクロックとして追加「プライベートタイマ制御レジスタ」（ページ 4-4）

グローバルタイマ動作の機能の追加「グローバルタイマについて」（ページ 4-10）

コンパレータレジスタのオフセットの追加「コンパレータ値レジスタ、 0x10 および0x14」（ページ 4-13）

非同期インタフェースなしの情報の追加「クロック」（ページ 5-2）

リセットの説明をさらに増補し明確化「リセット」（ページ 5-3）

IEM 選択の削除「電力管理」（ページ 5-8）

書き直しと増補「スタンバイモード」（ページ 5-9）

WFI をスタンバイに置き換え「電力管理」（ページ 5-8）

リードプロセッサをプライマリプロセッサに置き換え「マルチプロセッサの起動」（ページ 5-13）

信号名に欠けていた [N:0] の追加表 A-3 （ページ A-3）

信号の説明の訂正「WFE と WFI のスタンバイ信号」（ページ A-7）

表 A-8 （ページ A-7）

STATIC を FIXED に置き換え表 A-10 （ページ A-10）

AWBURSTM0[1:0] の説明の増補

AWCACHEM0[3:0] の説明の増補

AWLENM0[3:0] の訂正、 AXI の説明繰り返しの削除

AWLOCKM0[1:0] の訂正、 AXI の説明繰り返しの削除

AWUSERM0[8:0] の説明の訂正

ARBURSTM0[1:0] の訂正と増補表 A-13 （ページ A-13）

表 B-5 D 版と F 版の相違点（続き）


リビジョン

ARLENM0[3:0] の訂正、 AXI の説明繰り返しの削除表 A-13 （ページ A-13）

ARLOCKM0[1:0] の訂正、 AXI の説明繰り返しの削除表 A-13 （ページ A-13）

AWBURSTS[1:0] の訂正、 AXI の説明繰り返しの削除表 A-17 （ページ A-16）

AWLENS[3:0] の説明の増補と訂正表 A-17 （ページ A-16）

STATIC を FIXED に置き換え表 A-20 （ページ A-18）

ARBURSTS[1:0] の訂正、 AXI の説明繰り返しの削除

ARLENS[3:0] の訂正、 AXI の説明繰り返しの削除

ARLOCKS[1:0] の訂正、 AXI の説明繰り返しの削除

SCUEVABORT の説明の訂正表 A-24 （ページ A-22）

表 B-5 D 版と F 版の相違点（続き）


リビジョン


用語集

この用語集では、 ARM のマニュアルで使用されている用語の一部について説明します。複数の意味を持つ用語については、本書では用語集に示す意味で使用されています。

AHB アドバンストハイパフォーマンスバス参照。

AHB-AP AHB アクセスポート参照。

AHB アクセスポート (AHB-AP)DAP のオプションコンポーネントで、 SoC への AHB インタフェースを提供します。

AMBA アドバンストマイクロコントローラバスアーキテクチャ参照。

APB アドバンストペリフェラルバス参照。

ARM 状態 ARM （32 ビット）ワードアラインド命令を実行しているプロセッサは、ARM 状態で動作しています。

ARM 命令 ARM プロセッサが実行する操作を示すワード。 ARM 命令はワードアラインしている必要があります。

AXI アドバンストエクステンシブルインタフェース参照。

AXI のチャネル順序とインタフェース

このブロック図は、次のことを示しています。

• AXI チャネル信号が記述される順序

ARM DDI 0407FJ Copyright © 2008-2010 ARM. All rights reserved. Glossary-1ID013111 Non-Confidential

用語集

• AXI コンポーネントのマスタ / スレーブインタフェース表記規則

AXI 用語次の AXI 用語が一般的に使用されています。これらは、マスタとスレーブの両方に適用されます。

アクティブな書き込みトランザクション

書き込みアドレスまたは先頭の書き込みデータは転送されたが、書き込み応答がまだ転送されていない状態のトランザクション。

アクティブな転送

xVALID1 ハンドシェークはアサートされたが、 xREADY がまだアサートされていない状態の転送。

アクティブな読み出しトランザクション

読み出しアドレスは転送されたが、後の読み出しデータがまだ転送されていない状態のトランザクション。

完了した転送

xVALID/xREADY ハンドシェークが完了した状態の転送。

送信ペイロードを駆動し、関連する xVALID 信号をアサートする動作。

転送単一の情報交換。つまり、 1 回の xVALID/xREADY ハンドシェークによる処理。

トランザクション

転送のバースト全体で、アドレス、 1 つまたは複数のデータ転送、応答転送（書き込みのみ）で構成されます。

ペイロード転送に含まれる、ハンドシェーク以外の信号。

1. 信号名に x が含まれている場合、次の AXI チャネルを意味します。

AW 書き込みアドレスチャネルW 書き込みデータチャネルB 書き込み応答チャネルAR 読み出しアドレスチャネルR 読み出しデータチャネル

Glossary-2 Copyright © 2008-2010 ARM. All rights reserved. ARM DDI 0407FJNon-Confidential ID013111

用語集

次の AXI 用語は、マスタインタフェース属性です。高のパフォーマンスを引き出すには、 AXI マスタインタフェースを持つすべてのコンポーネントに対して、これらを指定する必要があります。

書き込み ID 機能

マスタインタフェースで、アクティブなすべての書き込みトランザクションについて同時に生成可能な、異なる AWID 値の大数。

書き込み ID 幅

AWID バスと WID バスのビット数。

書き込みインターリーブ機能

マスタインタフェースでデータ送信が可能な、アクティブな書き込みトランザクションの数。この数は、初のトランザクションからカウントされます。

書き込み発行機能

マスタインタフェースで生成可能な、アクティブな書き込みトランザクションの大数。

統合発行機能

マスタインタフェースで生成可能なアクティブトランザクションの大数。これは、アクティブな書き込みトランザクションと読み出しトランザクション用に同じ記憶域を使用するマスタインタフェースに対して、書き込み発行機能、または読み出し発行機能の代わりに指定されます。

読み出し ID 機能

マスタインタフェースで、アクティブなすべての読み出しトランザクションについて同時に生成可能な、異なる ARID 値の大数。

読み出し ID 幅

ARID バスのビット数。

読み出し発行機能

マスタインタフェースで生成可能な、アクティブな読み出しトランザクションの大数。


用語集

次に示す AXI 用語は、スレーブインタフェース属性です。高のパフォーマンスを引き出すには、 AXI スレーブインタフェースを持つすべてのコンポーネントに対して、これらを指定する必要があります。

書き込みインターリーブ深度

スレーブインタフェースでデータ受信可能な、アクティブな書き込みトランザクションの数。この数は、初のトランザクションからカウントされます。

書き込み受け付け機能

スレーブインタフェースで受け付け可能な、アクティブな書き込みトランザクションの大数。

統合受け付け機能

スレーブインタフェースで受け付け可能な、アクティブなトランザクションの大数。これは、アクティブな書き込みトランザクションと読み出しトランザクションの両方に同じ記憶域を使用するスレーブインタフェースについて、書き込み受け付け機能、または読み出し受け付け機能の代わりに指定されます。

読み出し受け付け機能

スレーブインタフェースで受け付け可能な、アクティブな読み出しトランザクションの大数。

読み出しデータ再順序付け深度

スレーブインタフェースでデータ送信可能な、アクティブな読み出しトランザクションの数。この数は、初のトランザクションからカウントされます。

CPSR カレントプログラムステータスレジスタ参照。

DBGTAP デバッグテストアクセスポート参照。

DNM 変更不可参照。

IEEE 754 規格 IEEE Standard for Binary Floating-Point Arithmetic, ANSI/IEEE Std. 754-1985。浮動小数点システムに関するデータ型、正常な動作、例外のタイプと処理、エラーバウンドを規定している規格です。ほとんどのプロセッサが、ハードウェア単体またはハードウェアとソフトウェアの組み合わせによって、この規格に準拠するように構築されています。

IEM インテリジェント電力管理参照。

IGN 無視参照。

IMB 命令メモリバリア参照。

JTAG ジョイントテストアクショングループ参照。

LSU ロードストアユニット参照。


用語集

MMU メモリ管理ユニット参照。

Multi-ICE 組み込みシステムをデバッグするための、 JTAG ベースのツール。

MVA 修飾仮想アドレス参照。

PA 物理アドレス参照。

RealView ICE JTAG インタフェースを使用して、組み込みプロセッサコアをデバッグするためのシステム。

SBO 常に 1 参照。

SBZ 常に 0 参照。

SBZP 常に 0 または保持参照。

SCREG ARM TAP コントローラ内で現在選択されているスキャンチェイン番号。

SPSR 保存プログラムステータスレジスタ参照。

TAP テストアクセスポート参照。

Thumb 状態 Thumb （16 ビット）ハーフワードアラインド命令を実行しているプロセッサは、 Thumb 状態で動作しています。

Thumb 命令 ARM プロセッサが Thumb 状態で実行する動作を指定するハーフワード。Thumb 命令は、ハーフワードアラインドの必要があります。

TLB 変換ルックアサイドバッファ参照。

UNP 予測不能参照。

VA 仮想アドレス参照。

WB ライトバック参照。

WT ライトスルー参照。

アーキテクチャプロセッサとその付属コンポーネントを特徴付け、同様の特徴を持つデバイスを、ハーバードアーキテクチャ、命令セットアーキテクチャ、 ARMv6 アーキテクチャなどのように、その動作を記述するときにグループ化することを可能にする、ハードウェアおよびソフトウェアの編成。

アドバンストエクステンシブルインタフェース (AXI)独立したアドレス / 制御フェーズとデータフェーズ、バイトストローブによるアンアラインドデータ転送、開始アドレスのみの発行によるバーストベースのトランザクション、低コスト DMA を可能にする独立した読み出しおよび書き込みデータチャネル、複数の未解決アドレスの発行機能、アウトオブオーダトランザクションの実行、レジスタステージの追加が容易なことによるタイミングクロージャの提供をサポートするバスプロトコル。 AXI プロトコルには、低消費電力動作の信号処理をカバーするオプションの拡張機能も含まれます。


用語集

AXI は、パフォーマンスが高く、クロック周波数が高いシステムの設計を目的としており、高速のサブミクロン相互接続に適な多くの機能が含まれています。

アドバンストトレースバス (ATB)CoreSight のキャプチャリソースを共有するため、トレースデバイスによって使用されるバス。

アドバンストハイパフォーマンスバス (AHB)アドレス / 制御フェーズとデータフェーズとの間で 1 つの固定パイプラインを使用するバスプロトコル。 AMBA AXI プロトコルで提供されている機能のサブセットのみをサポートします。完全な AMBA AHB プロトコル仕様には、一般的なマスタ / スレーブ IP 開発では必要とされない機能が多く含まれているため、通常はプロトコルのサブセットだけを使用することをお勧めします。このサブセットは、 AMBA AHB-Lite プロトコルとして定義されています。

アドバンストマイクロコントローラバスアーキテクチャと AHB-Lite も参照。

アドバンストペリフェラルバス (APB)AXI や AHB よりも単純なバスプロトコル。タイマ、割り込みコントローラ、UART、 I/O ポートなどの補助的な、または汎用のペリフェラルで使用するために設計されています。メインのシステムバスへの接続は、システムとペリフェラルとの間のバスブリッジを経由して行われるため、システムの消費電力を抑えられます。

アドバンストマイクロコントローラバスアーキテクチャ (AMBA)相互接続のための方針が記載された、プロトコル仕様のファミリ。 AMBAは、オンチップバスに関する ARM のオープンな規格です。システムオンチップ (SoC) を構築する機能ブロックの相互接続と管理のための方針が詳しく記載された、オンチップバスの仕様です。 1 つまたは複数の CPU や信号プロセッサ、および複数のペリフェラルを含む組み込みプロセッサの開発に役立ちます。 AMBA は、 SoC モジュール用の共通バックボーンを定義することによって、再利用可能な設計手法をより完全なものにします。

アボートメモリアクセスに関連する値が無効であることをコアに通知する機構。アボートは、無効な命令またはデータメモリへのアクセスを実行した結果として、外部または内部のメモリシステムで発生する可能性があります。アボートは、プリフェッチアボートとデータアボート、内部アボートと外部アボートに分類されます。

データアボート、外部アボート、プリフェッチアボートも参照。

アラインドデータサイズを定義しているバイト数で割り切れるアドレスに格納されているデータ項目を、アラインド、またはアラインしていると呼びます。アラインしているワードとハーフワードのアドレスは、それぞれ 4 と 2 で割り切れます。したがって、ワードアラインドとハーフワードアラインドという用語は、それぞれ 4 と 2 で割り切れるアドレスを意味します。


用語集

インデクスキャッシュインデクス参照。

インデクスレジスタ一部のロード / ストア命令で指定されるレジスタ。このレジスタの値は、メモリに送信される仮想アドレスを生成するために、オフセットとしてベースレジスタの値に加算または減算されます。一部のアドレシングモードでは、必要に応じて、インデクスレジスタの値をシフトしてから加算または減算できます。

インテリジェント電力管理（IEM）

デバイスの消費電力を低減するために使用される技術で、動的な電圧スケーリングとクロック周波数の変更を可能にします。

ウェイキャッシュウェイ参照。

ウォームリセットコアリセットと呼ばれることもあります。デバッグコントローラとデバッグロジックを除く、プロセッサの大部分を初期化します。この種類のリセットは、プロセッサのデバッグ機能を使用している場合に便利です。

ウォッチポイントウォッチポイントは、デバッガで提供されている機構で、特定のメモリアドレスに保存されているデータが変更されたときにプログラムの実行を停止します。プログラマは、ウォッチポイントを挿入することによって、メモリが書き込まれたときのレジスタの内容、メモリの位置、変数の値を検査して、プログラムが正常に動作しているかどうかをテストできます。プログラムのテストが完了した後で、ウォッチポイントは削除されます。ブレークポイントも参照。

外部アボート不正なメモリアクセスの実行を停止しなければならないことを、外部メモリシステムからコアに通知する手段。外部アボートは、無効なメモリへのアクセスを試みた結果として、外部メモリシステムによって引き起こされます。

アボート、データアボート、プリフェッチアボートも参照。

書き込み書き込みは、ストアの意味を持つ操作として定義されます。 ARM 命令のSRS、 STM、 STRD、 STC、 STRT、 STRH、 STRB、 STRBT、 STREX、 SWP、SWPB と、 Thumb 命令の STM、 STR、 STRH、 STRB、 PUSH が該当します。ハードウェアで高速化される Java 命令では、 Java スタックの状態と、 Javaハードウェアアクセラレーションの実装によっては、大量の書き込みが発生することがあります。

書き込み完了メモリシステムは、トランザクション内で、書き込みの効果がシステム内のすべてのプロセッサに可視になったことを保証できる時点で、書き込みが完了したことをプロセッサに通知します。書き込みが、メモリ同期化基本命令に関連している場合や、デバイス領域またはストロングリオーダ領域を対象としている場合、これには該当しません。このような場合、書き込みの効果が可視なことと、ターゲットの状態が更新されたこととの区別が不可能である場合を除いて、メモリシステムは、アクセスによってターゲットの状態が変更されたときだけ、書き込みの完了を通知できます。


用語集

一部の種類のメモリに対するこの厳格な要件によって、メモリアクセスの副作用がすべて発生したことをプロセッサで保証できます。この機能を使用すると、副作用が可視になるまで、プログラムの順序でその後に行われる動作の開始を保留することができます。

仮想アドレス (VA) MMU は、変換テーブルを使用して、仮想アドレスを物理アドレスに変換します。プロセッサは仮想アドレスでコードを実行し、そのアドレスは物理メモリでは別の場所に存在する可能性があります。

カレントプログラムステータスレジスタ (CPSR)現在動作中のプロセッサのステータスを保持しているレジスタ。

キャッシュプロセッサとメインメモリとの間に配置され、使用頻度の高い命令やデータのコピーを格納および取得するために使用される、オンチップまたはオフチップの高速アクセスメモリ位置のブロック。これによって、メモリアクセスの平均速度が大幅に向上するため、プロセッサのパフォーマンスも向上します。

この用語集の後のページにあるキャッシュ用語の図も参照。

キャッシュウェイキャッシュラインまたはブロックのグループ。キャッシュウェイのサイズは、2 の（インデクスのビット数）乗です。


キャッシュセットキャッシュセットは、キャッシュラインまたはブロックのグループです。キャッシュセットには、同じインデクスでアドレス指定が可能なすべてのウェイが含まれます。キャッシュセットの数は、必ず 2 のべき乗です。


キャッシュの競合特定のキャッシュセットを使用する、使用頻度の高いメモリキャッシュラインの数が、キャッシュのセットアソシエティビティを超えたとき。この場合、メインメモリの動作が増大して、パフォーマンスが低下します。

キャッシュヒット命令または命令がアクセスするデータがすでにキャッシュに保持されているため、高速で処理可能なメモリアクセス。

キャッシュミス命令または命令がアクセスするデータがキャッシュに存在しないために、メインメモリへのアクセスが必要になり、高速で処理できないメモリアクセス。

キャッシュ用語の図この図は、次のキャッシュ用語を示したものです。

• ブロックアドレス

• キャッシュライン

• キャッシュセット

• キャッシュウェイ

• インデクス

• タグ


用語集

キャッシュラインキャッシュ内の記憶域の基本単位。キャッシュラインは、サイズが常に 2 のべき乗（通常は 4 または 8 ワード）で、適切なメモリ境界にアラインしている必要があります。


キャッシュラインインデクス

キャッシュウェイ内の各キャッシュラインに関連付けられた番号。各キャッシュウェイ内のキャッシュラインには、 0 から（セットアソシエティビティ - 1）までの番号が付けられます。



用語集

キャッシュロックダウン

上書きされないように、キャッシュメモリ内のラインを固定すること。キャッシュロックダウンを使用して、重要な命令やデータをキャッシュにロードし、それらを保持するキャッシュラインが後から再割り当てされないようにすることができます。これによって、対象の命令やデータに対する以降のアクセスが、必ずキャッシュヒットになるため、可能な限り高速に実行されることが保証されます。

キューの先頭ポインタ

ライトバッファ内で、次に書き込まれるエントリへのポインタ。

クリーニングキャッシュ内で変更されていないキャッシュラインを、クリーンなキャッシュラインと呼びます。キャッシュをクリーニングするとは、ダーティなキャッシュエントリをメインメモリに書き込むことです。キャッシュラインがクリーンな場合は、次のレベルのメモリにキャッシュと同じデータが保持されているため、キャッシュミスが発生したときにキャッシュラインが書き込まれることはありません。

ダーティも参照。

コアプロセッサの一部で、 ALU、データパス、汎用レジスタ、プログラムカウンタ、命令デコードおよび制御回路が含まれます。

コアモジュール ARM インテグレータの文脈では、コアモジュールは、 ARM プロセッサとローカルメモリを含むアドオン開発ボードを意味します。コアモジュールは、スタンドアロンで動作することも、インテグレータのマザーボードに搭載することもできます。

コアリセットウォームリセット参照。

コールドリセットパワーオンリセットと呼ばれることもあります。電力オンによりプロセッサが起動することを意味します。電力をオフにしてから再度オンにすると、メインメモリと多くの内部設定がクリアされます。プログラムの障害によってはプロセッサがロックし、システムを再度使用可能にするためにコールドリセットが必要な場合があります。それ以外の場合は、ウォームリセットのみが必要です。

ウォームリセットも参照。

コピーバックライトバック参照。

コヒーレンシメモリコヒーレンシ参照。

コプロセッサメインプロセッサを補完するプロセッサ。メインプロセッサが実行できない付加機能を実行します。通常は、浮動小数点算術演算、信号処理、メモリ管理などに使用されます。

コンテキストマルチタスクのオペレーティングシステムで、各プロセスが動作する環境。ARM プロセッサでは、メモリ内でアクセス可能な物理アドレス範囲と、それに関連付けられたメモリアクセス許可の意味に限定されます。

高速コンテキストスイッチも参照。


用語集

再マッピングアプリケーションの実行開始後に、物理メモリまたはデバイスのアドレスを変更すること。通常、この動作は、初期化完了後に ROM を RAM に置き換えるために行われます。

実装固有動作がアーキテクチャで定義されていないが、実装ごとに文書化する必要がないことを意味します。使用可能な実装オプションが多数あり、選択したオプションによってソフトウェアの互換性に影響がない場合に使用されます。

実装定義動作がアーキテクチャで定義されていないため、実装ごとに定義して文書化する必要があることを意味します。

修飾仮想アドレス (MVA)ARM プロセッサが生成する仮想アドレスを現在のプロセス ID に応じて変更し、 MMU とキャッシュに対して修飾仮想アドレス (MVA) を提供することができます。

高速コンテキストスイッチ拡張機能も参照。

ジョイントテストアクショングループ (JTAG)IEEE 1149.1 規格を策定した団体の名前。この規格では、集積回路デバイスのインサーキットテストに使用される、バウンダリスキャンアーキテクチャが定義されています。頭文字の JTAG で広く知られています。

条件付き実行条件コードフラグが、命令の実行開始時に該当する条件が TRUE であることを示している場合は、命令が正常に実行されます。それ以外の場合、命令は何も実行しません。

条件フィールド命令が実行可能な条件を指定する、命令内の 4 ビットのフィールド。

スキャンチェインスキャンチェインはシリアル接続されたデバイスで構成され、標準の JTAG TAP インタフェースを使用してバウンダリスキャン技術を実装しています。各デバイスには少なくとも 1 つの TAP コントローラがあり、 TDI と TDO との間の接続チェインを形成するシフトレジスタを搭載しています。このチェインを通して、テストデータがシフトされます。プロセッサには数個のシフトレジスタを搭載できるため、デバイスの選択した部分にアクセスできます。

制御ビットプログラムステータスレジスタ (PSR) の下位 8 ビット。制御ビットは、例外が発生したときに変化します。プロセッサが特権モードの場合にのみ、ソフトウェアから変更できます。

セットキャッシュセット参照。

セットアソシエイティブキャッシュ

セットアソシエイティブキャッシュでは、メモリアドレスをセット数で割った剰余に対応するキャッシュ内の位置にのみ、ラインを配置できます。キャッシュ内に n 個のウェイがある場合、そのキャッシュは n ウェイセットアソシエイティブと呼ばれます。セットアソシエティビティには、 1 以上の任意の値を使用することができ、必ずしも 2 のべき乗にする必要はありません。


用語集

ダーティライトバックキャッシュ内で変更されたキャッシュラインを、ダーティなキャッシュラインと呼びます。キャッシュラインは、ダーティビットをセットすることによって、ダーティとしてマークされます。キャッシュラインがダーティな場合は、次のレベルのメモリに更新されていないデータが保持されているため、キャッシュミスが発生したときにキャッシュラインをメモリに書き込む必要があります。ダーティデータをメインメモリに書き込む処理を、キャッシュのクリーニングと呼びます。

クリーニングも参照。

タグキャッシュ内のキャッシュラインの識別に使用されるブロックアドレスの上位部分。 CPU からのブロックアドレスは、セット内の各タグと並列に比較され、対応するラインがキャッシュに存在するかどうかが判断されます。存在する場合はキャッシュヒットとなり、そのラインをキャッシュからフェッチできます。ブロックアドレスがどのタグにも対応しない場合はキャッシュミスとなり、そのラインは次のレベルのメモリからフェッチされる必要があります。


ダブルワード 64 ビットのデータ項目。特に指定のない限り、その内容は符号なし整数とみなされます。

ダブルワードアラインド

メモリアドレスが 8 で割り切れるデータ項目。

通信チャネルデバッグインタフェースを使用して、プロセッサ上で実行中のソフトウェアと外部ホストとの間で通信を行うために使用されるハードウェア。この通信がデバッグ目的の場合は、デバッグ通信チャネルと呼ばれます。 ARMv6 準拠のコアの通信チャネルには、データ転送レジスタ、データステータスおよび制御レジスタの一部のビット、および JTAG インタフェースにおけるDBGTAP コントローラのような外部デバッグインタフェースコントローラが含まれます。

常に 0 (SBZ) ソフトウェアで 0 （ビットフィールドの場合はすべてのビットに 0）を書き込む必要があります。 1 を書き込んだ場合、結果は予測不能です。

常に 0 または保持 (SBZP)ソフトウェアで 0 （ビットフィールドの場合はすべてのビットに 0）を書き込むか、同じプロセッサの同じフィールドから以前に読み出した値をそのまま書き戻して保持する必要があります。

常に 1 (SBO) ソフトウェアで 1 （ビットフィールドの場合はすべてのビットに 1）を書き込む必要があります。 0 を書き込んだ場合、結果は予測不能です。

データアボート不正なメモリアクセスの実行を停止しなければならないことを、メモリシステムからコアに通知する手段。データアボートは、無効なデータメモリにアクセスしようとしたときに発生します。

アボート、外部アボート、プリフェッチアボートも参照。


用語集

データキャッシュプロセッサとメインメモリとの間に配置され、使用頻度の高いデータのコピーを格納および取得するために使用される、オンチップの高速アクセスメモリ位置のブロック。これによって、メモリアクセスの平均速度が大幅に向上するため、プロセッサのパフォーマンスも向上します。

テストアクセスポート (TAP)JTAG バウンダリスキャンアーキテクチャの入出力インタフェースと制御インタフェースを形成する、 4 つの必須端子と 1 つのオプション端子の集合。必須端子は、 TDI、 TDO、 TMS、 TCK です。オプション端子は、 TRST です。この信号は、デバッグロジックのリセットに使用されるため、 ARM コアには不可欠です。

デバッガソフトウェアの障害を検出し、場所を特定し、修正するために使用されるプログラムと、ソフトウェアのデバッグをサポートするカスタムハードウェアとを組み合わせたデバッグシステム。

同期化基本命令メモリ同期化基本命令は、メモリの同期を保証するために使用される命令です。これには、 LDREX、 STREX、 SWP、 SWPB 命令が含まれます。

トラップ VFP コプロセッサに例外状態が発生し、 FPSCR レジスタの対応する例外イネーブルビットがセットされている場合。ユーザトラップハンドラが実行されます。

内部スキャンチェイン

一連のレジスタが互いに接続され、デバイスを経由するパスを形成したもので、デバイスの内部ノードへテストパターンをインポートし、結果の値をエクスポートする運用テストで使用されます。

バースト連続アドレスに対する一連の転送。アドレスが連続しているため、 2 回目以降の転送ではアドレスを指定する必要がありません。この方法によって、一連の転送の実行速度が向上します。 AHB バス上のバーストは、 HBURST 信号を使用して制御されます。この信号によって、転送が 1 ビート、 4 ビート、8 ビート、 16 ビートのどれであるか、アドレスがどのようにインクリメントされるかが指定されます。

ビートも参照。

ハーフワード 16 ビットのデータ項目。

バイト 8 ビットのデータ項目。

バイト不変バイト不変のシステムでは、リトルエンディアンとビッグエンディアンの動作が切り替えられても、メモリの各バイトのアドレスは変更されません。 1バイトを超えるデータ項目をメモリからロード、またはメモリにストアするとき、そのデータ項目を構成するバイトが、メモリアクセスのエンディアン形式に応じて正しい順序に配列されます。 ARM アーキテクチャでは、ARMv6 およびそれ以降のバージョンでバイト不変システムがサポートされて


用語集

います。バイト不変のサポートが選択されている場合は、アンアラインドのハーフワードとワードでのメモリアクセスもサポートされます。複数ワードアクセスは、ワードアラインしている必要があります。

ワード不変も参照。

バイトレーンストローブ

転送でアクティブな状態のバイトレーンを決定するために、アンアラインドデータアクセスまたはエンディアン混在データアクセスで使用される AHB 信号 (HBSTRB)。 HBSTRB の 1 ビットは、データバスの 8 ビットに相当します。

ハイベクタ例外ベクタの代替位置。ハイベクタのアドレス範囲は、アドレス空間の下位ではなく、上位付近にあります。

パワーオンリセットコールドリセット参照。

ビートバースト内の個別の転送を意味する別の用語。例えば、 INCR4 バーストは 4ビートで構成されます。

バーストも参照。

不正確トレース命令またはデータのトレースが、予想よりも早くまたは遅く、開始または終了する可能性があるフィルタリング構成。ほとんどの場合、トレースは予想よりも遅く開始または終了します。

例えば、メモリ上の特定の位置への 4 回目の書き込み後にトレースを開始し、4 回目の書き込みを実行した命令はトレースせず、その後の命令をトレースするように、カウンタを使用して TraceEnable を構成した場合です。これは、TraceEnable の構成でカウンタを使用した場合は、必ず不正確トレースが実行されるためです。

不正命令アーキテクチャで未定義の命令。

物理アドレス (PA) MMU は、修飾仮想アドレス (MVA) に対して変換を実行し、 AHB に渡して外部アクセスを実行するための物理アドレス (PA) を生成します。また、 PA は、データがキャッシュからキャストアウトされたときにアドレス変換の必要がないように、データキャッシュにも格納されます。

高速コンテキストスイッチ拡張機能も参照。

フラットアドレスマッピング

メモリ空間内の物理アドレスと、対応する仮想アドレスが等しくなるようにメモリを編成する方式。

プリフェッチパイプライン処理のプロセッサで、先行する命令の実行が完了する前に、その後の命令をメモリからフェッチしてパイプラインに送り込む処理。プリフェッチされた命令は、必ず実行されるとは限りません。


用語集

プリフェッチアボート

不正なメモリアクセスの実行を停止しなければならないことを、メモリシステムからコアに通知する手段。プリフェッチアボートは、無効な命令メモリへのアクセスを試みた結果として、外部または内部のメモリシステムにより引き起こされる可能性があります。

データアボート、外部アボート、アボートも参照。

プロセッサコンピュータ命令を使用してデータを処理するために必要な、コンピュータシステムの回路。プロセッサは、マイクロプロセッサの略称です。完全に機能する小のコンピュータシステムを作成するには、クロックソース、電源、メインメモリも必要です。

ブロックアドレスタグ、インデクス、ワードフィールドで構成されるアドレス。タグビットによって、キャッシュヒット時に照合するキャッシュエントリを保持するウェイが識別されます。インデクスビットによって、アドレス指定されるセットが識別されます。ワードフィールドには、キャッシュエントリ内の特定のワード、ハーフワード、バイトの識別に使用可能なワードアドレスが格納されます。


ペナルティ命令フローが仮定または予想と異なるため、実行ステージの有効なパイプライン動作が発生しないサイクル数。

変換テーブルメモリ内に保持されるテーブルで、さまざまな固定サイズのメモリ領域のプロパティを定義したデータが含まれます。

変換テーブルウォーク

完全な変換テーブルルックアップを実行する処理。ハードウェアによって自動的に実行されます。

変換ルックアサイドバッファ (TLB)近使用された変換テーブルエントリのキャッシュで、メモリアクセスのた

びに変換テーブルウォークを行うオーバヘッドを回避するために使用されます。メモリ管理ユニットの一部分です。

変更不可 (DNM) 変更不可フィールドの値は、ソフトウェアで変更しないようにする必要があります。 DNM フィールドは、予測不能な値として読み出され、同じプロセッサの同じフィールドから読み出された同じ値のみを書き込む必要があります。DNM フィールドについての記載では、括弧付きの RAZ または RAO が続いて、将来の互換性のためにビットを読み出す方法を示している場合がありますが、プログラマはこの動作を前提とすべきではありません。

ホールトモード互いに排他な 2 つのデバッグモードのうちの 1 つ。ホールトモードでは、ブレークポイントまたはウォッチポイントに遭遇したときに、プロセッサの実行がすべて停止します。すべてのプロセッサの状態、コプロセッサの状態、メモリと I/O の位置を、 JTAG インタフェースから検査および変更できます。

モニタデバッグモードも参照。


用語集

ホストデータや他のサービスを別のコンピュータに提供するコンピュータ。特に、デバッグ対象のターゲットにデバッグサービスを提供するコンピュータ。

保存プログラムステータスレジスタ (SPSR)現在のモードへの切り替えを引き起こした例外が発生する直前の、タスクのCPSR を保持しているレジスタ。

マイクロプロセッサプロセッサ参照。

マクロセルインタフェースと動作が定義された複合論理ブロック。一般的な VLSI システムは、複数のマクロセル（プロセッサ、 ETM、メモリブロックなど）と、特定用途の論理回路で構成されます。

ミスキャッシュミス参照。

未定義未定義命令トラップを生成する命令を指します。 ARM 例外の詳細については、『ARM アーキテクチャリファレンスマニュアル』を参照して下さい。

無効化有効ビットをクリアし、キャッシュラインを無効としてマークすること。この処理は、キャッシュラインに有効なキャッシュエントリが含まれていない場合に必ず実行する必要があります。例えば、キャッシュのフラッシュ後は、すべてのラインが無効になります。

無視 (IGN) メモリ書き込みを無視する必要があります。

命令キャッシュプロセッサとメインメモリとの間に配置され、使用頻度の高い命令のコピーを格納および取得するために使用される、オンチップの高速アクセスメモリ位置のブロック。これによって、メモリアクセスの平均速度が大幅に向上するため、プロセッサのパフォーマンスも向上します。

命令サイクル数命令がパイプラインの実行ステージを占有するサイクル数。

命令メモリバリア (IMB)プリフェッチバッファから、すべての古い命令がフラッシュされることを保証するための操作。

メモリ管理ユニット (MMU)キャッシュと、メモリブロックに対するアクセス許可を制御し、仮想アドレスを物理アドレスに変換するハードウェア。

メモリコヒーレンシメモリは、データ読み出しまたは命令フェッチによって読み出された値が、後にその位置に書き込まれた値と一致していれば、コヒーレントです。メ

モリコヒーレンシは、メインメモリ、ライトバッファ、キャッシュを搭載したシステムのように、対応する物理位置が複数存在する場合には、実現が難しくなります。

メモリバンクインターリーブされているメモリにおいて、並列にいくつかに分割されているメモリのうちの 1 つで、通常は 1 ワード幅です。これによって、一度に単一ワードではなく、複数ワードを読み書きできます。すべてのメモリバンクは同時にアドレス指定され、バンクイネーブル信号またはチップセレクト信号によって、アクセスされるバンクが転送ごとに決定されます。連続した


用語集

ワードアドレスへアクセスすると、連続したバンクへのアクセスが発生します。これによって、バンクアクセスに関連する遅延は隣接バンクへのアクセス中に発生するため、メモリ転送が高速化されます。

モニタデバッグモード

互いに排他な 2 つのデバッグモードのうちの 1 つ。モニタデバッグモードでは、プロセッサは、デバッグモニタまたはオペレーティングシステムのデバッグタスクで提供されるソフトウェアアボートハンドラを稼働します。これによって、ブレークポイントまたはウォッチポイントに遭遇して、通常のプログラム実行が中断している間であっても、重要なシステム割り込み処理を継続することができます。

ホールトモードも参照。

予測不能読み出しの場合は、この位置から読み出しによって返されるデータが予測不能なことを意味します。データはどのような値にもなり得ます。書き込みの場合は、この位置への書き込みによって予測不能な動作が発生するか、デバイスの構成に予測不能な変化が発生することを意味します。予測不能な命令によって、プロセッサまたはシステムのいずれかの部分に停止やハングが発生しないようにする必要があります。

読み出し読み出しは、ロードの意味を持つメモリ操作として定義されます。 ARM 命令の LDM、 LDRD、 LDC、 LDR、 LDRT、 LDRSH、 LDRH、 LDRSB、 LDRB、LDRBT、 LDREX、 RFE、 STREX、 SWP、 SWPB と、 Thumb 命令の LDM、LDR、 LDRSH、 LDRH、 LDRSB、 LDRB、 POP が該当します。ハードウェアで高速化される Java 命令では、 Java スタックの状態と、 Java ハードウェアアクセラレーションの実装によっては、大量の読み出しが発生することがあります。

予約制御レジスタまたは命令の形式に含まれているフィールドが実装で定義される、または 0 ではない場合に予測不能な結果が引き起こされる場合、そのフィールドは予約と記載されています。これらのフィールドは、アーキテクチャの将来の拡張に備えて予約される場合と、実装固有の場合があります。実装で使用されないすべての予約ビットは、 0 として読み書きする必要があります。

ライトスルー (WT) ライトスルーキャッシュでは、キャッシュが更新されると同時にデータがメインメモリに書き込まれます。

ライトバック (WB) ライトバックキャッシュでは、キャッシュミスに続くラインの置き換えでキャッシュから追い出されたデータのみが、メインメモリに書き込まれます。それ以外の場合、プロセッサによる書き込みでは、キャッシュのみが更新されます。コピーバックと呼ばれることもあります。

ライトバッファデータキャッシュとメインメモリとの間に、 FIFO バッファとして配置されている高速メモリブロック。メインメモリへのストアを適化するために使用されます。

ラインキャッシュライン参照。


用語集

領域命令またはデータメモリ空間の一部分。

例外プログラムの実行に割り込む必要があるほど重大であると判断された、フォールトまたはエラーイベント。例として、無効なメモリアクセス、外部割り込み、未定義命令の実行などが挙げられます。例外が発生すると、通常のプログラムフローが中断され、対応する例外ベクタで実行が再開されます。例外ベクタには、例外を処理する割り込みハンドラの初の命令が含まれています。

例外処理ルーチン割り込みハンドラ参照。

例外ベクタ割り込みベクタ参照。

ロード / ストアアーキテクチャ

データ処理操作が、メモリの内容に対して直接ではなく、レジスタの内容に対してのみ行われるプロセッサアーキテクチャ。

ロードストアユニット (LSU)プロセッサで、ロード / ストア転送を処理する部分。

ワード 32 ビットのデータ項目。

ワード不変ワード不変システムでは、リトルエンディアン動作とビッグエンディアン動作との切り替え時に、各メモリバイトのアドレスが変更されます。これによって、一方のエンディアン形式でアドレス A が割り当てられたバイトは、他方のエンディアン形式ではアドレス A EOR 3 が割り当てられます。このため、メモリのアラインされたワードは、エンディアン形式に関係なく、常にメモリ上の同じ 4 バイトに同じ順序で構成されます。エンディアン形式の変更は、バイト配列が変わるためではなく、バイトアドレスが変更されるために発生します。 ARM アーキテクチャでは、 ARMv3 およびそれ以降のバージョンでワード不変システムがサポートされています。ワード不変のサポートが選択されている場合、アンアラインドアドレスが指定されたロード / ストア命令の動作は命令によって異なり、通常は、アンアラインドアクセスに対して予測される動作にはなりません。ワード不変システムでは、エンディアン形式が設定される前のリセットハンドラの冒頭部分を除いては、常に期待通りのバイトアドレスが生成されるエンディアン形式を使用し、リセットハンドラの冒頭部分では、アラインしたワードメモリアクセスのみを使用することをお勧めします。

バイト不変も参照。

割り込みハンドラ割り込みが発生したときに、プロセッサの制御が渡されるプログラム。

割り込みベクタ下位メモリ、またはハイベクタが構成されている場合は上位メモリの複数の固定アドレスの 1 つで、対応する割り込みハンドラの初の命令が格納されています。


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