computação de alto desempenho - unesp
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Processadores para computação de alto
desempenho
Aleardo Manacero Jr.DCCE/UNESP
Grupo de Sistemas Paralelos e Distribuídos
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Introdução
Nesta aula apresentaremos características de processadores e como elas influenciam no desempenho de um sistema
Mostraremos também alguns processadores reais, de várias épocas
Começaremos falando da arquitetura do conjunto de instruções, ou ISA.
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O debate CISC x RISC
O que é CISC e RISC?
São formas de estruturar as instruções do processador quanto aos padrões de codificação e execução
Antigamente….
Processadores RISC usam poucas instruções com formatos rígidos
Processadores CISC usam muitas instruções com formatos distintos
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O debate CISC x RISC
RISC é mais eficiente, porém mais complexo e usa mais memória.
Mesmo sendo menos eficiente, a maioria das máquinas usavam processadores CISC (até começo dos anos 90)
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Problemas da primeira geração RISC
A não adoção inicial de RISC se deu por:
Falta de sistemas operacionais e compiladores adaptados aos processadores RISC
Os executáveis eram muito grandes por terem muitas instruções
A pouca variedade de instruções de máquina exigia a construção de instruções de software
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(R)evolução do RISC
Aumento no número de transistores por chip
Pipelining é mais fácil se instruções têm mesmo tamanho
Surgimento de compiladores mais otimizados
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Características de processadores RISC
Uso intensivo de pipeliningTodo o projeto RISC é voltado para facilitar o uso de pipelines
Instruções de mesmo tamanhoEssa característica é a que mais reforça o conceito de pipeline, uma vez que é possível uniformizar todo o processo de transferência de dados e instruções
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Características de processadores RISC
Arquitetura LOAD/STORETodo acesso à memória ocorre apenas através de instruções LOAD ou STORE, não sendo possível outras operações nela
Endereçamento simplesComo apenas LOAD e STORE acessam a memória não são necessárias variações nesse formato. As outras instruções acessam apenas registradores
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Características de processadores RISC
Ponto flutuante em pipelinesComo todas as instruções têm mesmo formato, incluindo as de ponto flutuante, é possível executá-las em pipelines
Tratamento de desviosSão necessários para evitar esvaziamentos frequentes do pipeline. Usa técnicas de predição, delay slot e execução condicional
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A técnica de delay slot
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Segunda geração RISC
Chegada dos processadores “SUPER”
SuperescalaresPermitem a execução simultânea de várias
instruções através de vias de execução paralelas
SuperpipelinesFazem a construção de estágios cada vez
mais especializados, chegando a 31 estágios (geração Prescott do Pentium 4)
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Outros caminhos
CISC e RISC não são as únicas soluções possíveis.
A família pentium, por exemplo, misturava os dois conceitos
Outra saída é o uso de processadores VLIW (very-long instruction word)
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Arquitetura VLIW
Modelo de processador
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Arquitetura VLIW
Formato de instrução e execução
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Modelos arquiteturais básicos
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Modelos arquiteturais básicos
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Modelo de arquitetura CISC
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Modelo de arquitetura RISC
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Arquitetura POWER (32 bits)
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Antigo cenário sobre microprocessadores
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Cenário atual sobre microprocessadores
E as GPUs?
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Cenário atual sobre microprocessadores
Preocupação com consumo de energia
Design orientado pela aplicação, ou seja, menos clock e instruções por ciclo quando é preciso economizar energia
Em alguns casos usando ASICs
Para alto desempenho a preocupação é como refrigerar os processadores...
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Lei de Moore
Continua aplicável
Não se resume a número de transistores ou velocidade da CPU
Na verdade é uma referência econômica sobre gerações de circuitos integrados
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Pipelines
O uso de pipelines é uma das formas de se acelerar o processamento
Pipelines surgem em duas formas:
Pipeline aritméticos
Pipeline de instruções
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Pipelines aritméticos
Envolvem a decomposição de operações aritméticas em etapas funcionais
São mais simples de implementar e não envolvem problemas de predição ou de esvaziamentos
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Pipelines aritméticos
400 ns
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Pipelines aritméticos
150 ns
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Pipeline de instruções
Envolve as várias etapas de execução de uma instrução, como busca, decodificação, etc
É mais complicado pois essas etapas possuem comportamentos distintos para tipos distintos de instruções
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Pipeline de instruções
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Pipeline de instruções
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Antigamente...
Pipelines podiam ser classificados como sendo lineares ou não-lineares
Com o aumento na complexidade dos pipelines o conceito de linearidade (típico nos antigos pipelines RISC) foi abandonado
Mas ainda é útil no entendimento dos hazards de um pipeline
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Pipelines lineares
Caracterizados como uma linha de produção serial típica
Mais simples de serem compreendidos
O fluxo dos dados/instruções pode ser feito de forma
síncrona (latches e relógio único), ou
assíncrona (sinais de requisição e reconhecimento)
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Pipeline linear síncrono
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Pipeline linear assíncrono
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Pipeline não-linear
É um pipeline em que o fluxo pelos estágios pode sofrer grandes desvios ou até formar ciclos
Fundamental para CISC, pois instruções de formatos diferentes demandam caminhos de execução diferentes
Seu controle é tipicamente assíncrono
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Exemplo pipeline não-linear assíncrono
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Pipelines superescalares
São pipelines com uma grande quantidade de estágios e caminhos possíveis
São característicos dos processadores modernos
Permitem, em determinados estágios, a execução de vários caminhos (instruções) simultaneamente
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Pipelines superescalares
Permitem o escalonamento de instruções fora de ordem (out-of-order execution), a partir do momento em que a instrução:
Tem dados disponíveis
Tem unidade operacional disponível
Não criará conflitos
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Pipelines superescalares
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Pipelines superescalares
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Pipeline superescalar (threads)
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Pipeline processadores MIPS
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Arquitetura de alguns processadores
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MIPS64bits
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Sandy Bridge
Observar o anel ligando as caches locais (nível 1)
Observar também os elementos especializados
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Sandy Bridge
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Haswell
Quarta geração da família i3,5,7
Do ponto de vista da Intel representou avanços mais significativos do que a geração anterior
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Haswell
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Haswell
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Haswell
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Coffee Lake (8a e 9a geração)
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Coffee Lake
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Coffee Lake
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AMD Opteron
Processadores Opteron trabalham com 64 bits, sendo suas principais características:
Endereços virtuais de 48 bits
Endereços físicos de 40 bits
Caches L1 e L2 separadas para cada núcleo
Cache L1 é composta por 64Kbytes para dados e 64Kbytes para instruções
3 conexões para E-S (16 bits em cada direção) suportam conexões entre processadores
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AMD Bulldozer (2011 a 2017)
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AMD Bulldozer
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AMD Ryzen
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AMD Ryzen
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Arquitetura Power8
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Arquitetura Power8
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Sparc M7
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Sparc M7
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Sparc M7
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Sistema de multiprocessadores (Power cells)
Processador Power (PPE) cuida do SO e controle das SPE
Processadores sinergísticos (SPE) fazem o processamento real, através de sua unidade de processamento (SPU) e de interface (MFC)
Comunicação ocorre por 4 anéis de 16 bytes de largura cada
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Sistema de multiprocessadores (Power cells)
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Diagrama interno de um SPE
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Anéis da rede interna
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Placa vetorial Cray Y-MP
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Arquitetura Cray XT4
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Processadores de baixo consumo
Uma alternativa hoje é o uso de uma grande quantidade de processadores de baixo consumo de energia para fazer um paralelismo em larga escala
Nessa categoria aparecem processadores como o ATOM, Vortex e as GPU´s
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ATOM (Intel)
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ATOM (Intel)
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Graphical Processing Units
O uso de GPUs como elementos de aceleração de processamento tem crescido
A idéia é usar GPUs como processadores das partes não sequenciais de um programa
A GPU Fermi, da Nvidia, apresenta até 512 núcleos por chassi
A GPU Kepler, da Nvidia, chega a 2688 núcleos, atingindo 1.31 Tflops
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Graphical Processing Units
Arquitetura Tesla, com o lançamento da GPU V100 (Volta) possui 5120 núcleos e 640 tensores
Atinge 7,8 Tflops em dupla precisão e 125 Tflops para operações com tensores
Usada no Summit da IBM
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Nvidia - Kepler
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Nvidia - Kepler
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Nvidia - Kepler
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Nvidia - Kepler
Tesla
Kepler
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Graphical Processing Units
Além da NVIDIA temos também GPUs da Intel, através da família Xeon Phi
Atinge desempenho de 1TFlops, através de 60 núcleos executando até 240 threads
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Arquitetura do Xeon Phi
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Modos de execução
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Xeon Phi (Knights Landing)
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Processadores ARM
São processadores de consumo de energia muito baixo, chegando a menos de 2 watts no processador e menos de 12 watts num sistema completo
Uso inicial em dispositivos móveis
Tem se tornado uma alternativa para uso como processador auxiliar
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ARM processors – Cortex A9
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Rex Neo processors (fake?)
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Rex Neo processors
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Rex Neo processors
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TPUs
Uso de circuitos ASIC (application-specific integrated circuit) para resolver redes neurais
Deep Learning depende intensamente de redes neurais
Resultados bastante promissores
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TPUs
Desempenho relativo a CPU
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TPUs
Projeto da rede neural
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TPUs
Modelo estrutural de uma TPU
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TPUs
Diagrama de blocos da TPU
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TPUs
Multiplicação de matrizes com TPU
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Quantum computing
Ainda longe de ser realidade, apesar de protótipos
Informação é representada por níveis energéticos de spin
Demanda uso de supercondutores (temperaturas próximas de 0 kelvin)
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Quantum computing
Técnicas usam:
quantum logic-gates (Google, IBM e Intel) ou
quantum annealing (DWave)
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Quantum computing
![Page 97: Computação de Alto Desempenho - Unesp](https://reader031.vdocuments.site/reader031/viewer/2022012512/618ae8da8e71ce63b77196e4/html5/thumbnails/97.jpg)
Quantum computing - Google
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Quantum computing (Intel)
![Page 99: Computação de Alto Desempenho - Unesp](https://reader031.vdocuments.site/reader031/viewer/2022012512/618ae8da8e71ce63b77196e4/html5/thumbnails/99.jpg)
Chip neuromórfico (Intel)
![Page 100: Computação de Alto Desempenho - Unesp](https://reader031.vdocuments.site/reader031/viewer/2022012512/618ae8da8e71ce63b77196e4/html5/thumbnails/100.jpg)
Processadores para HPC
Tendência para uso de processadores “comuns”, em organização manycores e multicomputadores
Cuidados recentes (nem tanto) com economia de energia
Problemas de conectividade a serem resolvidos para sistemas exascale
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Processadores para HPC