circuitos digitales secuenciales i: resumen del contenido z estructura de un sistema digital z latch...
TRANSCRIPT
![Page 1: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/1.jpg)
Circuitos digitales secuenciales I: Resumen del contenido Estructura de un sistema digital Latch R/S (The R/S Latch) Estados ilegales y condiciones de carrera Latchs comandados por reloj (Clocked Latches) FF Maestro –Esclavo (Master-Slave Flip-Flops)
The One’s-Catching Problem
FF tipo D (The D Flip-Flop) Condiciones de establecimiento y mantenimiento
(Setup and Hold Constraints) Concepto de máquinas de estado finito
![Page 2: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/2.jpg)
Estructura de un sistema digital (síncrono) general
Entradas externas
Circuito combinacional
Elementos de memoria
Salidas Salidas
combinacionales de memoria
Señal del reloj (Clk)
![Page 3: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/3.jpg)
Símbolo general de un FF (asíncrono)
Entradas FF
Q
Q
salida
normal
salida
invertida
Estados de salida: Q= 1, Q= 0 estado SET (establecer)
Q= 0, Q= 1 estado RESET (restablecer)
Nota:
Muchos FF tienen una entrada SET y/o una entrada CLEAR o RESET
![Page 4: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/4.jpg)
Elemento básico de memoria con inversores
Cuando Load = “1” (load = “0”) => Q = Data
Load = “0” => Q = Valor anterior
Load
Data
Si Load= “1” => interruptor cerrado
Q
![Page 5: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/5.jpg)
Latch R/S con compuertas NANDs
Estructura de un Latch construido con puertas NAND
dos condiciones o estados posibles
Por lo general las entradas SET y RESET permanecen en alto
(estado hold)
![Page 6: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/6.jpg)
Funcionamiento de un Latch R/S
Operación de SET ( estableciendo el Latch)
Operación de reset ( restableciendo el Latch)
Nota: no se puede establecer y restablecer el latch simultáneamente – es una operación inválida
![Page 7: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/7.jpg)
Resumen: Latch R/S con compuertas NANDs
R=1, S=0 => Q=1 R=0, S=1 => Q=0 R=1, S=1 => Q no cambia
(hold) R=0, S = 0 =>
Invalido
Condición de carrera sucede cuando la condición “HOLD” sigue a un estado ilegal La salida oscila entre 0 y 1 En la práctica se establece
un estado impredecible (01 o 10; no se puede decir cual)
SET
RESET
![Page 8: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/8.jpg)
Latch R/S con compuertas NOR (es similar al latch con puertas NAND pero con las salidas invertidas) R=1, S=0 => Q=0 (reset) R=0, S=1 => Q=1 (set) R=0, S=0 => Q no cambia
(hold) R=1, S = 1 =>
Q
Q’
R
S
R
S
Q
Q’
Reset Hold Set Reset Hold Set Hold Condición de carrera sucede cuando la condición “HOLD” sigue a un estado ilegal La salida oscila entre 0 y 1 En la práctica se establece
un estado impredecible (01 o 10; no se puede decir cual)
Invalido
Q
Q
prohibido
prohibido
![Page 9: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/9.jpg)
Ejercicio diagrama de estados de un Latch R/S con compuertas NOR
Es otra forma de representar el comportamiento del latch usando un diagrama de estados: Círculos o nodos representan el estado (valor de Q y Q´) Arcos representan las transiciones (se muestran las entradas
explícitamente)
![Page 10: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/10.jpg)
Ejemplo 5-2 Cuando se usan interruptores mecánicos se produce el fenómeno del
“rebote de contacto”
Un latch se podría usar como un sistema antirebote
![Page 11: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/11.jpg)
Ejercicio explicar el funcionamiento de los siguientes circuitos
Asuma que el transistor mostrado (fototransistor) actúa como un interruptor: conduce cuando hay luz (se cierra) y cuando se interrumpe la luz el fototransistor se apaga (queda abierto).
Analice el circuito siguiente.
Realice el dibujo de la señal XA y XB
para el caso que el interruptor está A y
pasa a B.
![Page 12: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/12.jpg)
Pulsos digitales: Definiciones de tiempo de subida tr, tiempo de bajada tf, Ancho del pulso tw
Ejercicio:
![Page 13: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/13.jpg)
Flip-Flops sincronizados por Reloj: existe una señal de entrada denominada clk que se usa para controlar la activación del FF (activos por flanco de subida y activos por flancos de bajada)
Características de una señal de reloj
periodo
![Page 14: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/14.jpg)
Flip-Flops sincronizados por Reloj: se requiere que las entradas estén estables antes (estabilización) del flanco del reloj y después (tiempo de retención)
Requerimiento en las señales de entrada y de reloj:ts (tsetup ) y th (t hold) periodo
![Page 15: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/15.jpg)
FF sincronizado por reloj en SR (con puertas nands)
![Page 16: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/16.jpg)
FF sincronizado por reloj en SR (con flanco de bajada)
![Page 17: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/17.jpg)
Implementación a nivel de puertas de un FF sincronizado por reloj en SR
Detector de flancos
![Page 18: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/18.jpg)
FF sincronizado por reloj en JK
![Page 19: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/19.jpg)
FF sincronizado por reloj en JK que se dispara solo con el flanco de bajada (transición de pendiente negativa en el reloj)
![Page 20: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/20.jpg)
Implementación de un FF sincronizado por reloj en JK (versión simplificada)
Detecta el flanco de subida del reloj
Esta realimentación proporciona la capacidad del FF de conmutar con la entrada j=1 Y K =1
![Page 21: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/21.jpg)
FF sincronizado por reloj tipo D (activo con flanco de subida del reloj)
![Page 22: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/22.jpg)
Implementación de FF sincronizado por reloj tipo D (activo con el flanco de subida del reloj)
Se implementa con un flip-flop tipo JK invirtiendo la entrada D y conectándola en K
Ejercicio: Verificar que este circuito realmente implementa un FF tipo D.
![Page 23: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/23.jpg)
Latch tipo D (latch transparente) o activado por nivel
Esta latch es transparente( pasa el valor que esta en D) cuando la señal EN es alta
Símbolo
Entradas salida Qo es el
valor anterior (no cambia)
![Page 24: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/24.jpg)
Ejemplo: Dado un latch D, donde se muestra la señal “EN” y D, determine la señal Q
![Page 25: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/25.jpg)
FF con entradas Asíncronas
Hasta ahora los FF sincronizados con la señal de Reloj han tenido señales de entradas de control: S, R, J, K y D o entradas síncronas ( solo se evalúan en la flanco del reloj - están sincronizadas con la señal de Reloj).
Los FF pueden tener entradas ASINCRONAS que operan de manera independiente a las entradas síncronas y al reloj.
Las entradas ASINCRONAS son entradas PREDOMINANTES sobre las entradas síncronas y el reloj. Se utilizan para establecer un estado determinado en el FF en cualquier momento. Por ejemplo la entrada de “RESET” puede usarse para
establecer el estado “0” en Q en cualquier momento sin importar las condiciones en las otras entradas”
Las entradas asíncronas pueden ser activas “ALTAS” o “BAJAS”. Las señales activas bajas se identifican con una “burbuja” (negación) en la entrada.
![Page 26: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/26.jpg)
FF sincronizado por reloj en JK con entradas Asíncronas activas bajas: PRESET´ y CLEAR´
![Page 27: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/27.jpg)
Ejemplo de FF sincronizado por reloj con entradas asíncronas
![Page 28: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/28.jpg)
Ejemplo de FF tipo D activado por reloj implementado con dos Latch tipo D. Un FF (o biestable) tipo D disparado por transición
ascendente se puede construir usando dos latches tipo D y un inversor
![Page 29: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/29.jpg)
Ejemplo de FF tipo RS (Mestro esclavo) activado por reloj implementado con dos Latch tipo SR (FF RS maestro – Esclavo).
![Page 30: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/30.jpg)
Ejemplo de FF tipo JK activado por reloj implementado con dos Latch tipo SR ( FF JK maestro – Esclavo).
Realimentaciones usadas para implementar ls conmuntación del FF en el caso de las entradas son J=1 y K=1 (“togle”).
![Page 31: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/31.jpg)
FF tipo T ( Báscula o Togle)
Ecuación característica:
![Page 32: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/32.jpg)
Ejercicio (investigación)
- Establecer las funciones características de los FF JK, S-R, D.
- Cómo sería la técnica para construir un FF de un tipo a partir de otro. Ejemplo un Flip-Flop D a partir de un J-K
![Page 33: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/33.jpg)
Fuentes de corrimiento (Skew) y variación (Jitter) delReloj en un circuito real
PLL
1
2
4
3
5
6
7
clock generation
clock drivers
power supply
interconnectcapacitive load
capacitive coupling
temperature
Skew manufacturing device
variations in clock drivers
interconnect variations environmental
variations (power supply and temperature)
Jitter clock generation capacitive loading and
coupling environmental variations
(power supply and temperature)
Clock
![Page 34: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/34.jpg)
Restricciones de tiempos
![Page 35: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/35.jpg)
Ejercicio
CS
CS: Clock skew
![Page 36: Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones](https://reader036.vdocuments.site/reader036/viewer/2022081414/54d15134497959a0198b4e0c/html5/thumbnails/36.jpg)
Ejercicio
Dibujar Q de acuerdo con las
variaciones en clk y D mostradas…