VLSI Circuitos dinâmicos 1

FEUP/DEECMaio de 2008

Circuitos CMOS dinâmicosJoão Canas Ferreira

Tópicos deProjecto de Circuitos VLSI

VLSI Circuitos dinâmicos 2

Conteúdo

Inclui figuras de:J. Rabaey, A. Chandrakasan, B. Nikolic

Digital Integrated Circuits, 2ª ed, Prentice-Hall

Características fundamentais de circuitos dinâmicos Aspectos do projecto de circuitos lógicos dinâmicos Famílias de circuitos dinâmicos

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Porta dinâmica

In1

In2 PDNIn3

Me

Mp

Clk

ClkOut

CL

Out

Clk

Clk

A

BC

Mp

Me

on

off

1off

on

((AB)+C)

Funcionamento em duas fasePré-carga (CLK = 0)Avaliação (CLK = 1)

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Condições de saída

• Após ter sido descarregada, uma saída não pode ser carregada de novo antes do ciclo seguinte de pré-carga.

• As entradas apenas devem fazer apenas uma transição por fase de avaliação.

• Saída pode estar em alta impedância durante a avaliação, estado permanece armazenado em C

L.

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Propriedades de portas dinâmicas• Função lógica implementada apenas por rede PDN.• Amplitude total (full-swing)• Níveis lógicos não dependem do dimensionamento dos transístores• Comutação rápida:

1. menor capacidade de entrada2. menor capacidade de saída3. toda a corrente de pull-down é dedicada à descarga de CL

• Não existe nunca um percurso entre VDD e Gnd• Ausência de “glitches” (apenas um transição de saída por ciclo)•Consumo de potência geralmente superior ao de CMOS estático

1. Carga extra sobre o sinal de CLK2. Maior actividade de transição de sinais3. Evitar o efeito das fugas de corrente pode permitir curto-circuito temporário

• Rede PDN é activada logo que sinais de entrada sobem acima de Vtn

VM=V

IH=V

IL=V

tn (NM

L reduzido!)

• Necessitam de relógio de pré-carga

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Exemplo: Porta NAND de 4 entradas

VOH VOL VM NMH NML tpHL tpLH tpre

2.5 V 0 V VTN 2.5-VTN VTN 110 ps 0 ps 83 ps

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Efeito de “glitches” de entrada

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Características fundamentais de circuitos dinâmicos Aspectos do projecto de circuitos lógicos dinâmicos Famílias de circuitos dinâmicos

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Fuga de carga

CL

Clk

ClkOut

A

Mp

Me

Leakage sources

CLK

VOut

Precharge

Evaluate

Componente dominante: corrente “sub-limiar”

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Compensar a fuga de carga

CL

Clk

Clk

Me

Mp

A

B

Out

Mkp

Keeper

Abordagem semelhante à utilização de transístor de restauro em PTL."Keeper" deve ter resistência elevada.

VLSI Circuitos dinâmicos 11

Partilha de carga

CL

Clk

Clk

CA

CB

B=0

A

OutMp

Me

Carga armazenada em C

L é redistribuída

(partilhada) entre CL e

CA, o que diminui a

robustez da porta lógica.

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Exemplo de partilha de carga

B = 0

Clk

X

CL

Ca

Cb

A

Out

Mp

Ma

VDD

Mb

Clk Me

C a

C L=

V tn

V DD−V tn

Condição "fronteira" :(< implica caso 1)

Mp

Me

VDD

φOut

φ

A

B = 0

CL

Ca

Cb

Ma

Mb

X

CLVDD CLVout t( ) Ca VDD VTn VX( )–( )+=

or

∆Vout Vout t( ) VDD–CaCL-------- VDD VTn VX( )–( )–= =

∆Vout VDDCa

Ca CL+----------------------

–=

case 1) if ∆Vout < VTn

case 2) if ∆Vout > VTn

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Partilha de carga: solução

Clk

Clk

Me

Mp

A

B

OutMkp

Clk

• Pré-carga dos nós internos através de transístor controlado pelo relógio.

• Aumento de área e consumo de potência.

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Acoplamento de “backgate”

CL1

Clk

Clk

B=0

A=0

Out1Mp

Me

Out2

CL2In

=1 =0

Porta NAND dinâmica Porta NAND estática

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Efeito do acoplamento

Vol

tage

Time, ns

Clk

In

Out1

Out2

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Acoplamento de relógio (Clock feedthrough)

CL

Clk

Clk

B

AOut

Mp

Me

•Ligação entre Out e entrada Clk do dispositivo de pré-carga devido à capacidade existente entre porta e dreno.

•A saída pode subir acima de VDD

.

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Exemplo de clock feedthrough

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Cadeias de portas dinâmicas

Clk

Clk

Out1In

Mp

Me

Mp

Me

Clk

Clk

Out2

V

t

Clk

In

Out1

Out2 ∆V

VTn

Apenas permitidas transições 0 → 1 nas entradas durante a fase de avaliação.

VLSI Circuitos dinâmicos 20

Circuitos dominó

In1

In2 PDNIn3

Me

Mp

Clk

Clk Out1

In4 PDNIn5

Me

Mp

Clk

ClkOut2

Mkp

1 → 11 → 0 0 → 0

0 → 1

•Apenas implementa circuitos não-inversores•Elevada velocidade

1. inversor não precisa de ser simétrico (apenas transição L→H)2. capacidade de entrada reduzida (baixo esforço lógico)

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Projecto de circuitos dominó

Mp

Me

VDD

PDN

Clk

In1In2In3

Out1

Clk

Mp

Me

VDD

PDN

Clk

In4

Clk

Out2

Mr

VDD

Mp

Me

VDD

PDN

Clk

In1In2In3

Out1

Clk

Mp

Me

VDD

PDN

Clk

In4

Clk

Out2

Mr

VDD

Pode ser omitido mas implica ripple dapré-carga.

Entradas devem estar a 0 durante a pré-carga.

VLSI Circuitos dinâmicos 22

A

B

Me

Mp

Clk

Clk

Out = AB

A B

MkpClk

Out = ABMkp Mp

Resolve o problema devido à inexistência de montagens inversoras.

1 0 1 0

onoff

Circuitos dominó diferenciaistransístores opcionais

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np-CMOS

In1

In2 PDNIn3

Me

Mp

Clk

Clk Out1

In4 PUNIn5

Me

MpClk

Clk

Out2(to PDN)

1 → 11 → 0

0 → 00 → 1

• Apenas transições 0 → 1 nas entradas de PDN.• Apenas transições 1 → 0 nas entradas PUN.