ユーザー ガイ ド []

UG029 (v13.4) 2012 年 1 月 18 日 []

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ChipScope Pro 13.3 ソ フ ト ウ ェ アおよびコ ア

ユーザー ガイ ド

UG029 (v13.4) 2012 年 1 月 18 日

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改訂履歴

次の表に、 こ の文書の改訂履歴を示し ます。

日付 バージ ョ ン 改訂内容

2010 年 4 月 19 日 12.1

• 12.1 ツールと互換性を持たせる ためすべての章を更新• VirtexTM-5 FPGA GTX ト ラ ンシーバー用 IBERT v2.0 を追加• JTAG プラ グ イ ンを開 く ための Analyzer のサポー ト を追加• ByteTools 社 Catapult EJ-1 イーサネ ッ ト – JTAG接続ケーブルのサポー ト を追加• 第 4 章に 「 ト リ ガー実行モード」 (単一および反復) を追加• 第 4 章に 「 ト リ ガーおよびキ ャプチャ ステータ ス」 を追加• csejtag_target is_connected コマン ド の追加• csefpga_configure_device_with_file コマン ド を追加• csefpga_is_configured コマン ド の追加

2010 年 9 月 21 日 12.3 ISE 12.3 リ リ ース用に改訂

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2011 年 3 月 1 日 13.1

• ロ ジ ッ ク デバッ グに 7 シ リ ーズのサポー ト を追加• IBA/PLB (IBA/PLB46 ではない) を削除• IBA/OPB を削除• IBERT V4 GT11 を削除• ス ター ト ア ッ プ ト リ ガー モード を追加• ChipScope Pro Analyzer IBERT ス イープ テス ト プロ ッ ト を追加• ス タ ン ド ア ロ ン IBERT プロ ッ ト ビ ューアーを追加• GTH ト ラ ンシーバーの 1/2、 1/4、 1/8 ラ イ ン レー ト サポー ト を追加• ICON、 ILA、 VIO、 および ATC2 を追加 • MARK_DEBUG を PlanAhead ユーザー ガ イ ド に追加• CSE/Tcl セ ク シ ョ ンに新しいコマン ド の説明を追加

2011 年 7 月 6 日 13.2

• KintexTM-7 FPGA デバイ スのコ アおよび ト ラ ンシーバーのサポー ト 情報を追加• Digilent 社製 JTAG-SMT1 および JTAG-HS1 USB-to-JTAG ダウ ン ロード ケーブ

ルの情報を第一章の 「通信要件」 に追加

• 全体的にマイナー改訂

2011 年 10 月 19 日 13.3

• 第 2 章 : コ アの生成に関するセク シ ョ ンを削除し、 データ シー ト に含まれる同コンテンツへの リ ン ク を提供。 それに伴い文書中の リ フ ァ レ ンス をア ッ プデー ト

• 第 3 章 : 「ILA コ ア キ ャプチャ パラ メ ーターの設定」 セ ク シ ョ ンの内容を大幅に向上

• 全体的に若干の修正を加え内容を明確化

2012 年 1 月 18 日 13.4• Virtex-7 FPGA デバイ スのサポー ト をガ イ ド に追加• 新しいセ ク シ ョ ン第 4 章 の 「[RX Margin Analysis] パネル」 を追加

日付 バージ ョ ン 改訂内容

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目次

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : 概要ChipScope Pro ツールの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7ChipScope Pro ツールの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7PlanAhead ツールでの ChipScope Pro コ アの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11ChipScope Pro コ アの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12システム要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29ソ フ ト ウ ェ ア イ ン ス ト ールおよびラ イセン ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

第 2 章 : コ ア生成ツールの使用方法概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33ザイ リ ン ク ス CORE Generator での ChipScope Pro コ アの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . 33

第 3 章 : ChipScope Pro Core Inserter の使用ChipScope Pro Core Inserter の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39PlanAhead での ChipScope Pro Core Inserter の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39ISE Project Navigator での ChipScope Pro Core Inserter の使用. . . . . . . . . . . . . . . . . . . . . . . . . . . 39コマン ド ラ イ ン イ ンプ リ メ ンテーシ ョ ンでの ChipScope Pro Core Inserter の使用 . . . . . . . . . . . 41ChipScope Pro Core Inserter の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

第 4 章 : ChipScope Pro Analyzer の使用ChipScope Pro Analyzer の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55ChipScope Pro Analyzer のサーバー イ ン ターフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55ChipScope Pro Analyzer の ク ラ イ アン ト イ ン ターフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56ChipScope Pro Analyzer の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60ChipScope Pro ILA 波形ツールバー機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117ChipScope Pro Analyzer のコマン ド ラ イ ン オプシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

第 5 章 : ChipScope エンジン Tcl イ ン ターフ ェ イス概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119CSE/Tcl コマン ド サマ リ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120CseJtag Tcl コマン ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125CseFpga コマン ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165CseCore コマン ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180CseVIO コマン ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183CSE/Tcl の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

付録 A : ChipScope Pro ツール ト ラ ブルシ ューテ ィ ング ガイ ド概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195ChipScope Pro ツールのイ ン ス ト ールに関する ト ラブルシューテ ィ ング . . . . . . . . . . . . . . . . . . . 196ザイ リ ン ク ス JTAG プロ グ ラ ム ケーブルに関する ト ラブルシ ューテ ィ ング . . . . . . . . . . . . . . . . 197ChipScope Pro Analyzer コ アの ト ラブルシューテ ィ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205ザイ リ ン ク ス テ ク ニカル サポー ト に提出する情報の取得方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

付録 B : 参考資料

ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ド japan.xilinx.com 5UG029 (v13.4) 2011 年 1 月 18 日

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6 japan.xilinx.com ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ドUG029 (v13.4) 2011 年 1 月 18 日

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第 1 章

概要

ChipScope Pro ツールの概要FPGA デバイ スの集積度が高 く なるにつれて、 テス ト 対象デバイ スにテス ト 装置プローブを接続す る こ と が実用的ではな く なって き ています。 ChipScope Pro ツールは、 ISE® Design Suite 製品表 [213 ページの リ フ ァ レン ス 16 を参照] に リ ス ト されているザイ リ ン ク ス FPGA デバイ スに含まれ る ターゲ ッ ト デザイ ンに主要なロ ジ ッ ク アナラ イザーおよびテス ト /計測ハード ウ ェ ア コ ンポーネ ン ト を統合し ます。 ChipScope Pro ツールは、 これらのコ ンポーネン ト と通信し てロ ジ ッ ク解析を 提供し ます。

ChipScope Pro シ リ アル I/O ツールキ ッ ト では、 ザイ リ ン ク ス FPGA の高速シ リ アル ト ラ ンシー バーの I/O 機能を使用し てデザイ ンのエラ ボレーシ ョ ン とデバッ グを実行する機能が提供されてい ます。 IBERT (Internal Bit Error Ratio Tester) コ アおよび関連する ソ フ ト ウ ェ アでは、 高速シ リ ア ル ト ラ ンシーバーへのア ク セス を提供し、 これらの ト ラ ンシーバーで構成されたチャネルでのビ ッ ト エ ラー率の解析を実行し ます。 このマニ ュ アルでは、 ト ラ ンシーバーを MGT (マルチギガビ ッ ト ト ラ ンシーバー ) と呼びます。 IBERT コ アでは、 ISE Design Suite 製品表 [213 ページの リ フ ァ レ ン ス 16 を参照] に リ ス ト されているザイ リ ン ク ス Virtex®-7、 Kintex™-7、 Virtex-6、 Spartan®- 6 、 および Virtex-5 FPGA デバイ スの高速シ リ アル ト ラ ンシーバー がサポー ト されています。

ChipScope Pro ツールの説明次の表に、 各種 ChipScope Pro ソ フ ト ウ ェ ア ツールおよびコ アの簡単な説明を示し ます。

表 1-1 : ChipScope Pro ツールの説明

ツール 説明

ザイ リ ン ク ス CORE Generator™ ツール

サポー ト されるすべての FPGA デバイ ス フ ァ ミ リ を ターゲ ッ ト にし て ICON (Integrated Controller)、 ILA (Integrated Logic Analyzer )、 VIO (Virtual Input/Output)、 および ATC2 (Agilent Trace Core) コ アを生成 でき ます。また、Virtex-7、Kintex-7、Virtex-6、Spartan-6、および Virtex- 5 FPGA フ ァ ミ リ を ターゲ ッ ト にし て IBERT v2.0 コ アを生成する こ と もでき ます。 ザイ リ ン ク ス CORE Generator は、 ザイ リ ン ク ス ISE Design Suite ソ フ ト ウ ェ ア ツールに含まれています。

IBERT Core Generator

Virtex-5 デバイ ス を ターゲ ッ ト にし て IBERT v1.0 コ アのデザイ ンを 完全に生成でき ます。 IBERT Core Generator では、 ユーザーが選択し た MGT およびデザイ ンを制御するパラ メ ーターに基づいて、 ISE Design Suite でコ ンフ ィ ギュ レーシ ョ ン フ ァ イルを生成し ます。

ChipScope Pro Core Inserter ツール

合成されたユーザー デザイ ンに ICON、ILA、ATC2 コ アを自動的に挿 入し ます。

ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ド japan.xilinx.com 7UG029 (v13.4) 2012 年 1 月 18 日

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第 1 章 : 概要

次に、 ChipScope Pro ツールを使用し て追加し たデバッ グ コ アを含むシステムのブロ ッ ク図を示し ます。 CORE Generator ツールを使用し てコ アを生成し、 それら を HDL ソース コード にイ ン ス タ ンシエー ト する こ と によ って、 デザイ ンに ICON、 ILA、 VIO、 および ATC2 コ ア (総称 ChipScope Pro コ ア) を配置でき ます。 また、 ChipScope Pro Core Inserter または PlanAhead ツールを使用す る と、 ICON、 ILA、 および ATC2 コ アを合成済みデザイ ンのネ ッ ト リ ス ト に直接挿入でき ます。 デ ザイ ンは、ISE イ ンプ リ メ ンテーシ ョ ンツールを使用し て配置配線されます。次に、デバイ スにビ ッ ト ス ト リ ームをダウ ン ロード し て ChipScope Pro Analyzer ツールでデザイ ンを解析し ます。

PlanAhead™ デザイ ン解析ツール

デザイ ンのネ ッ ト リ ス ト に ICON および ILA コ アを自動的に挿入し ま す。 こ の機能の詳細は、 PlanAhead デザイ ン解析ツール [213 ページの リ フ ァ レ ン ス 17 を参照] を参照し て く ださい。

ChipScope Pro Analyzer ツール

ICON、 ILA、 VIO、 および IBERT コ アのイ ンシステム デバイ ス コ ン フ ィ ギュ レーシ ョ ン、 ト リ ガー設定、 ト レース表示、制御、およびステー

タ スを提供し ます。

ChipScope Engine Tcl (CSE/Tcl) ス ク リ プ ト イ ン ターフ ェ イ ス

CSE/Tcl ス ク リ プ ト コマン ド イ ン ターフ ェ イ スによ って、Tcl シェルか ら JTAG (Joint Test Action Group、 IEEE 規格) チェーン内のデバイ ス と の通信が可能にな り ます(1)。

注記 : 1. Tcl は Tool Command Language の略です。 CSE/Tcl イ ン ターフ ェ イ スでは、 ChipScope Pro および ISE

ツールまたは ActiveState [214 ページの リ フ ァ レン ス 24 を参照] の ActiveTcl 8.4 シ ェルに含まれている xtclsh と 呼ばれる Tcl シ ェル プロ グ ラ ムが必要です。

X-Ref Target - Figure 1-1

図 1-1 : ChipScope Pro システムのブロ ッ ク図

表 1-1 : ChipScope Pro ツールの説明 (続き)

ツール 説明

cs_pro_sys_blk_diag

ChipScopePro

ILA Pro

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ChipScope Pro ツールの説明

ChipScope Pro Analyzer では、 コ ンピ ューターと JTAG バウ ンダ リ スキ ャ ン チェーン内のデバイ ス間通信に、 次のダウ ン ロード ケーブルを使用でき ます。

• プラ ッ ト フ ォーム ケーブル USB

• パラ レル ケーブル IV

• Digilent 社製 USB-to-JTAG ケーブル

• ByteTools 社製 Catapult EJ-1 イーサネ ッ ト -JTAG 接続ケーブル

ChipScope Pro Analyzer には、ロジ ッ ク を検証する多数の機能が含まれています (表 1-2)。1 ～ 4,096 までのデータ チャネル、 256 ～ 131,072 までのサンプル バッ フ ァー ワー ド数を選択可能です。 ま た、 ユーザー ロ ジ ッ クに影響を与えずに即座に ト リ ガーを変更でき ます。 ChipScope Pro Analyzer では、 ト リ ガー変更から キ ャプチャ し たデータの解析までのプロセス を順番に実行でき ます。

表 1-2 : ChipScope Pro のロジ ッ ク デバッ グ機能および利点

機能 利点

1 ～ 4,096 までのデータ チャネルを選択可能 広範囲のデータ バスの動作を正確にキ ャプチャ し ます。

256 ～ 131,072 までのサンプル バッ フ ァー ワード数を選択可能

サンプルする ワード数を増やす と精度が高 く

な り 、 不定期に発生する イベン ト をキ ャプ

チャする確率が上が り ます。

最大 16 個の ト リ ガー ポー ト を使用でき、 それぞれに対し て 1 ～ 256 までのチャネルを選択可能 (合計 4096 チャ ネルまで)

複数の ト リ ガー ポー ト を個別に設定でき る ため、 イベン ト 検出の柔軟性が高 く な り 、 必要

になるサンプル ス ト レージが減少し ます。

各 ト リ ガー ポー ト に最大 16 個までの比較ユニ ッ ト を使用でき、 ト リ ガー条件ご と に合計

で 16 の異なる比較を実行可能

ト リ ガー ポー ト ご と に複数の比較ユニ ッ ト があ り 、 有用な リ ソース を節約し ながら、 イベ

ン ト 検出の柔軟性を高めます。

すべてのデータおよび ト リ ガー処理は、 最大 500MHz のユーザー ク ロ ッ ク に同期

ト リ ガー イベン ト 検出およびデータ キ ャプチャ を高速で実行でき ます。

ト リ ガー条件によ り ブール式または最大 16 個の比較演算子の ト リ ガー シーケン ス を イ ンプリ メ ン ト

ブール式または 16 レベルの ト リ ガー シーケンサーを使用する最大 16 個の ト リ ガー ポー ト の比較演算子を組み合わせる こ と ができ ます。

データ ス ト レージ必要条件で最大 16 個の比較演算子のブール式を イ ンプ リ メ ン ト

ブール式を使用する最大 16 個の ト リ ガー ポート の比較演算子を組み合わせて、 キ ャプチャお

よび格納するデータ サンプルを決定でき ます。

ユーザー ロ ジ ッ クに影響を与えずに、 システム内で ト リ ガー条件およびス ト レージ必要条

件を変更可能

ロ ジ ッ ク解析のためにデザイ ンをシングル ステ ッ プまたは停止する必要があ り ません。

操作が容易な GUI を提供 簡単に適切なオプシ ョ ンを選択でき ます。

ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ド japan.xilinx.com 9UG029 (v13.4) 2012 年 1 月 18 日

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第 1 章 : 概要

デザイ ン フ ローChipScope Pro ツールのデザイ ン フ ロー (図 1-2) は、一般的な HDL 合成ツールおよび ISE イ ンプ リ メ ンテーシ ョ ン ツールを使用するすべての標準的な FPGA デザイ ン フ ローの一部と し て簡単に 実行でき ます。

各デバイ スに、 最大 15 個の ILA、 VIO、 または ATC2 コ アを使用可能

ロ ジ ッ ク を分割でき、 大規模デザイ ンの小セ

ク シ ョ ンをテス ト でき る ため、 精度の高い結

果を得る こ と ができ ます。

複数の ト リ ガー設定 イベン ト 数および時間を一致数および範囲と共

に記録する こ と で、 精度および柔軟性が高ま り

ます。

ザイ リ ン ク ス ウ ェブ サイ ト から ダウ ン ロード可能

これらのツールには、 ChipScope ス イー ト から簡単にア ク セスでき ます。 [213 ページの リフ ァ レン ス 18 を参照]

表 1-2 : ChipScope Pro のロジ ッ ク デバッ グ機能および利点 (続き)

機能 利点

X-Ref Target - Figure 1-2

図 1-2 : ChipScope Pro ツールのデザイン フ ロー

10 japan.xilinx.com ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ドUG029 (v13.4) 2012 年 1 月 18 日

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PlanAhead ツールでの ChipScope Pro コアの使用

PlanAhead ツールでの ChipScope Pro コ アの使用 次のいずれかの方法を使用する と、PlanAhead ツールを使用し てデザイ ンに ChipScope Pro コ アを 追加でき ます。

• HDL イ ン ス タ ンシエーシ ョ ン

• ネ ッ ト リ ス ト 挿入

HDL イ ン ス タ ンシエーシ ョ ンでは、 次の 2 つの手順を実行し ます。

1. PlanAhead ツールに含まれる IP カ タ ロ グから ChipScope Pro デバッ グ コ アを選択し て、 カス タマイ ズ、 生成

2. PlanAhead ツールに含まれる HDL Editor を使用し て IP コ ンポーネン ト イ ンス タ ンス を HDL ソースに手動でイ ン ス タ ンシエー ト

HDL イ ン ス タ ンシエーシ ョ ンは、 IP コ アのすべてのパラ メ ーターおよび HDL デザイ ンに含まれ る信号の接続を完全に制御する こ と を必要 と する ユーザーに適し ています。 ただ し、 HDL イ ン ス タ シエーシ ョ ンでは、 ソース コード を変更する必要があ り ます。 また、 複数の階層で構成されるデ ザイ ンではデバ ッ グの際に信号をデバッ グ コ ア イ ン ス タ ン スに導 く 必要があ る ため、 デバッ グが 困難になる可能性も あ り ます。

ネ ッ ト リ ス ト 挿入では、 次の 2 つの手順を実行し ます。

1. デバッ グするデザイ ンで信号またはネ ッ ト を選択

2. これらの信号のデバッ グ IP コ アへの接続方法を指定

PlanAhead ツールでは、 デバ ッ グ IP コ アの生成、 デザイ ンのネ ッ ト リ ス ト へのコ アの挿入、 およ びネ ッ ト への接続が実行されます。 ただし、 ネ ッ ト リ ス ト 挿入を実行する場合、 デバッ グする HDL 信号が最適化されてし ま った り 、 合成プロセス中に不明瞭にあ る可能性があ り ます。 レジス タ、 ブ

ロ ッ ク RAM などの出力など、 デバッ グする信号のほ と んどは合成プロセスでこ のよ う な影響を受 けません。後でデバッ グでき る よ う 信号を確実に保持するには、デザイ ン ソース (HDL または制約 フ ァ イル) で信号に MARK_DEBUG 属性/プロパテ ィ を付けます。 MARK_DEBUG 属性およびそ の他の制約に関する詳細は、 『制約ガ イ ド』 [213 ページの リ フ ァ レ ン ス 14 を参照] を参照し て く だ さ い。

MARK_DEBUG プロパテ ィ には、 次のよ う な利点があ り ます。

• HDL イ ン ス タ ンシエーシ ョ ンに経費をかけずに、 デザイ ン ソースで信号をデバッ グ

• 合成済みネ ッ ト リ ス ト でデバッ グする信号を確実に保持

• XST (Xilinx Synthesis Technology) およびサード パーテ ィ FPGA 合成ツール (Synopsys、 Synplify Pro、 および Mentor Graphics Precision) と互換

PlanAhead ツールの ChipScope コ アのデバ ッ グに関する詳細は、 『PlanAhead ユーザー ガ イ ド』 [213 ページの リ フ ァ レ ンス 17 を参照] を参照し て く ださい。

エンベデ ッ ド プロセ ッサおよび DSP ツール フ ローでの ChipScope Pro コアの使用

コ ア (ICON、 ILA、 IBA、 VIO、 および ATC2) は、 エンベデッ ド プロセ ッサおよび DSP デザイ ン 向けの EDK および System Generator for DSP ツール フ ローでも使用でき ます。ChipScope Pro コ ア の使用方法は、 EDK Platform Studio [213 ページの リ フ ァ レ ン ス 15 を 参照] お よ び System Generator for DSP [213 ページの リ フ ァ レ ン ス 19 を参照] の資料を参照し て く ださい。

ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ド japan.xilinx.com 11UG029 (v13.4) 2012 年 1 月 18 日

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第 1 章 : 概要

ChipScope Pro コ アの概要

ICON コ アすべてのコ アは、 JTAG バウ ンダ リ ス キ ャ ン ポー ト を使用し、 JTAG ダ ウ ン ロード ケーブルを介 し てホス ト コ ンピ ューター と通信し ます。 ICON コ アは、 ターゲ ッ ト FPGA の JTAG バウ ンダ リ ス キ ャ ン ポー ト と最大 15 個の ILA、 VIO、 および ATC2 コ ア間の通信パス を提供し ます (8 ペー ジの図 1-1 を参照)。

Spartan-3、 Spartan-3E、 Spartan-3A、 および Spartan-3A DSP フ ァ ミ リ デバイ スの場合、 ICON コ アは BSCAN プ リ ミ テ ィ ブを介し た通信に USER1 または USER2 JTAG バウ ンダ リ スキ ャ ン命令 を使用し ます。 また、BSCAN プ リ ミ テ ィ ブの未使用 USER1 または USER2 スキ ャ ン チェーンは、 必要に応じ てエク スポー ト し、 アプ リ ケーシ ョ ンで使用でき ます。

その他のデバイ スの場合、 BSCAN プ リ ミ テ ィ ブを介し て使用可能な USER1、 USER2、 USER3、 または USER4 ス キ ャ ン チェーンのいずれかを使用し ます。 各 BSCAM プ リ ミ テ ィ ブで 1 つのス キ ャ ン チェーンがイ ンプ リ メ ン ト されるので、 未使用の USER ス キ ャ ン チェーンをエク スポー ト する必要はあ り ません。

ILA コ アILA コ アは、 カ ス タマイ ズ可能な ロ ジ ッ ク アナラ イザー コ アで、 デザイ ンに含まれる任意の内部 信号を監視でき ます。 ILA コ アは監視中のデザイ ンに同期し てお り 、 こ のコ ア内のコ ンポーネン ト に も、 デザ イ ンに指定し たすべての ク ロ ッ ク制約が適用さ れます。 ILA コ アは、 主に 3 つのコ ン ポーネン ト で構成されています。

• ト リ ガー入力および出力ロ ジ ッ ク

• ト リ ガー入力ロ ジ ッ クは、 ト リ ガー イベン ト を検出し ます。

• ト リ ガー出力ロ ジ ッ クは、 外部テス ト 装置およびその他のロ ジ ッ ク を ト リ ガーし ます。

• データ キ ャプチャ ロ ジ ッ ク

• オンチ ッ プのブロ ッ ク RAM リ ソース を使用し て ト レース データ情報をキ ャプチャ し、そ の情報を格納し ます。

• 制御およびステータ ス ロジ ッ ク

• ILA コ アの動作を管理し ます。

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ChipScope Pro コアの概要

ILA ト リ ガー入力ロジ ッ クILA コ アの ト リ ガー機能には、 ト リ ガー イベン ト 検出に必要な多 く の機能が含まれます。 これらの 機能は、 表 1-3 に記載されています。

表 1-3 : ILA コアの ト リ ガー機能

機能 説明

ワ ー ド 数の大 き な

ト リ ガー ポー ト各 ト リ ガー ポー ト は 1 ～ 256 ビ ッ ト 幅に設定でき ます。

複 数 の ト リ ガ ー

ポー ト

各コ アで最大 16 個までの ト リ ガー ポー ト を使用でき ます。 複数の比較ユ ニ ッ ト を使用し て さ ま ざ ま な信号ま たはバス を監視する必要があ る複雑

なシステムでは、 複数の ト リ ガー ポー ト を使用する必要があ り ます。

各 ト リ ガー ポー ト に 複 数 の 比 較 ユ

ニ ッ ト

各 ト リ ガー ポー ト は、 最大 16 個までの比較ユニ ッ ト に接続でき ます。 こ の機能によ り 、 複数の ト リ ガー ポー ト 信号を比較でき ます。

ブ ー ル 式 の ト リ

ガー条件

ト リ ガー条件は、最大 16 個の比較ユニ ッ ト 演算子の AND または OR ブー ル式で表現でき ます。

複数 レ ベルの ト リ

ガー シーケンサート リ ガー条件は、 最大 16 個の比較ユニ ッ ト 演算子の複数レベルの ト リ ガー シーケンサーで表現でき ます。

ブ ー ル 式 の ス ト

レージ必要条件

ス ト レージ必要条件は、 最大 16 個の比較ユニ ッ ト 演算子の AND または OR ブール式で表現でき ます。

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第 1 章 : 概要

比較ユニ ッ ト タ イプの選択

ト リ ガー ポー ト に接続される比較ユニ ッ ト は、次のいずれかのタ イプ と な り ます。

· 基本コ ンパレーター• = および 比較を実行• LUT4a ベースのデバイ スでス ラ イ ス ご と に最大 8 ビ ッ ト まで比較• Virtex-5 および Spartan-6 デバイ スでス ラ イ ス ご と に最大 19 ビ ッ ト

まで比較

• LUT6b ベースのデバイ スでス ラ イ ス ご と に最大 20 ビ ッ ト まで比較· 基本コ ンパレーター (エ ッ ジ付き)

• = および 比較を実行• High から Low および Low から High のビ ッ ト 遷移を検出• LUT4 ベースのデバイ スでス ラ イ ス ご と に最大 4 ビ ッ ト まで比較• LUT6 ベースのデバイ スでス ラ イ ス ご と に最大 8 ビ ッ ト まで比較

· 拡張コ ンパレーター• =、 、 >、 >=、 =、 =、 =、

ChipScope Pro コアの概要

イベン ト カ ウ ンターの比較演算子

の選択

ト リ ガー ポー ト のすべての比較ユニ ッ ト は、 イベン ト カ ウ ン ターと共に コ ンフ ィ ギュ レーシ ョ ンでき、 カ ウ ン ターのサイ ズは 1 ～ 32 ビ ッ ト で選 択可能です。 このカ ウ ン ターは、 次の方法でイベン ト をカ ウ ン ト する よ う

に、 動作時にコ ンフ ィ ギュ レーシ ョ ンでき ます。

• 厳密に n 回

• 厳密に n 回の連続的または非連続的な イベン ト が発生する と き のみ一致

• 最低 n 回発生し た場合のみ

• 最低 n 回の連続的または非連続的な イベン ト が発生する と一致 し、 アサー ト を保持

• 最低 n 回連続的に発生し た場合のみ

• n 回の連続的な イベン ト が発生する と一致し、 比較演算子を満た さ な く なる までアサー ト を保持

ト リ ガー出力

ポー ト

オプシ ョ ンの ト リ ガー出力ポー ト を使用する と、 ILA コ アの内部 ト リ ガー 条件にア ク セスでき ます。こ の信号は、出力ピンに接続する こ と によ って、

外部テス ト 装置用の ト リ ガーと し て使用でき ます。

内部ロジ ッ ク の割 り 込みまたは ト リ ガーと し て、または複数の ILA コ アの カス ケード接続用にも使用可能です。

ILA の ト リ ガー出力ポー ト には、 10 ク ロ ッ ク サイ クルのレ イ テンシがあ り ます。

ト リ ガー出力のレベル/パルスおよびア ク テ ィ ブ エ ッ ジ (High または Low) は、 動作時に制御でき ます。

a. LUT4 ベースのデバイ ス フ ァ ミ リ には、 Spartan-3、 Spartan-3E、 Spartan-3A、 Spartan-3A DSP、 および Virtex-4 FPGA が含まれます。

b. LUT6 ベースのデバイ ス フ ァ ミ リ には、 Zynq™-7000、 Virtex-5、 Virtex-6、 Spartan-6、 Artix™-7、Kintex-7、 および Virtex-7 FPGA が含まれます。

表 1-3 : ILA コアの ト リ ガー機能 (続き)

機能 説明

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第 1 章 : 概要

複数の ト リ ガー ポー ト の使用

デザイ ンで異なる タ イプの信号またはバス を監視でき る よ う にするには、複数の ト リ ガー ポー ト が 必要と な り ます。 た と えば、 デザイ ンで制御、 ア ド レ ス、 およびデータ信号を含む内部システム バ ス を使用し ている場合、 これら にそれぞれ ト リ ガー ポー ト を割 り 当てて、 各信号グループを監視で き ます (図 1-3)。

これらの信号およびバス を 1 つの ト リ ガー ポー ト に接続する場合は、 ア ド レ ス バスが指定された 範囲内にあ るかを確認し ている間に CE、WE、および OE 信号の各ビ ッ ト 遷移を監視する こ と はで き ません。 さ まざまなタ イプの比較ユニ ッ ト から選択可能であ るため、 最低限の リ ソース を使用し

ながら、 必要な ト リ ガー向けに ILA コ アをカス タマ イ ズでき ます。X-Ref Target - Figure 1-3

図 1-3 : ILA コアの接続例

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ChipScope Pro コアの概要

ト リ ガー条件およびス ト レージ必要条件の使用

ILA コ アでは、 ト リ ガーおよびス ト レージ必要条件ロ ジ ッ ク の両方がイ ンプ リ メ ン ト されます。 ト リ ガー条件は、 コ アの ト リ ガー ポー ト に接続されている比較ユニ ッ ト コ ンパレータで検出される イベン ト のブール式またはシーケンシャルな組み合わせです。 ト リ ガー条件は、 データ キ ャプチャ ウ ィ ン ド ウで明確な開始点を示すために使用され、 データ キ ャプチャ ウ ィ ン ド ウの開始点、 終了 点、 あ るいは任意の位置に指定でき ます。

同様に、ス ト レージ必要条件も、 コ アの ト リ ガー ポー ト に接続されている比較ユニ ッ ト コ ンパレー ターで検出される イベン ト のブール式組み合わせです。 ただし、 こ の条件は、 個別のデータ サンプ ルをキ ャプチャおよび格納するかを決定するために、 ト リ ガー ポー ト の比較ユニ ッ ト のイベン ト を 評価する点で ト リ ガー条件 と 異な り ます。 ト リ ガー条件およびス ト レージ必要条件を共に使用し、

キ ャプチャ プロセスの開始時 と キ ャプチャするデータ を決定でき ます。

16 ページの図 1-3 に示す ILA コ アの例では、 次が実行されます。

• Address = 0xFF0000 への最初の メ モ リ 書き込みサイ クル (CE = 立ち上が り エ ッ ジ、 WE = 1、 OE = 0) で ト リ ガー

• データ値が 0x00000000 ～ 0x1000FFFF の間の場合に、 Address = 0x23AACC からの メ モ リ 読み出しサイ クル (CE = 立ち上が り エ ッ ジ、 WE = 0、 OE = 1) のみをキ ャプチャ

これらの条件を正し く イ ンプ リ メ ン ト するには、TRIG0 および TRIG1 ト リ ガー ポー ト の両方にそ れぞれ比較ユニ ッ ト 2 個 ( ト リ ガー条件用 1 個と ス ト レージ必要条件用 1 個) が接続されている こ と を確認する必要があ り ます。 次に、 ト リ ガーおよびス ト レージ必要条件の設定方法と それらの条

件を満たすための各比較ユニ ッ ト の設定方法を示し ます。

• ト リ ガー条件 = M0 && M2

• M0[2:0] = CE、 WE、 OE = “R10” (R は立ち上が り エッ ジを示す)

• M2[23:0] = ア ド レ ス = “FF0000”

• ス ト レージ必要条件 = M1 && M3 && M4

• M1[2:0] = CE、 WE、 OE = “R10” (R は立ち上が り エッ ジを示す)

• M3[23:0] = ア ド レ ス = “23AACC”

• M4[31:0] = データ = 範囲は 0x00000000 ～ 0x1000FFFF

ILA コ アの ト リ ガーおよびス ト レージ必要条件を設定する こ と によ り 、 オンチ ッ プ メ モ リ リ ソー ス を浪費せずに、 必要な情報のみを正確に検索し、 キ ャプチャでき ます。

ILA ト リ ガー出力ロジ ッ クILA コ アでは TRIG_OUT と呼ばれる ト リ ガー出力ポー ト がイ ンプ リ メ ン ト されます。TRIG_OUT ポー ト は、 ChipScope Pro Analyzer を使用し て動作時に設定される ト リ ガー条件の出力です。 ト リ ガー出力のレベル/パルスおよびア ク テ ィ ブ エッ ジ (High または Low) も、 動作時に制御でき ます。 入力 ト リ ガー ポー ト に対する TRIG_OUT のレ イ テンシは、 10 ク ロ ッ ク サイ クルです。

TRIG_OUT ポー ト は非常に柔軟性があ り 、 多用途に使用でき ます。 こ のポー ト をデバイ ス ピンに 接続し、 オシロ ス コープおよびロ ジ ッ ク アナラ イザーなどの外部テス ト 装置を ト リ ガーでき ます。 また、 デバイ スに組み込まれた PowerPC™ または MicroBlaze™ プロ セ ッ サの割 り 込みラ イ ンに 接続する と、 ソ フ ト ウ ェ ア イベン ト を発生させる こ と ができ ます。 さ らに、 別のコ アの ト リ ガー入 力ポー ト に接続する と、 オンチ ッ プ デバッ グ ソ リ ューシ ョ ンの ト リ ガーおよびデータ キ ャプチャ 機能を拡張でき ます。

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第 1 章 : 概要

ILA データ キャ プチ ャ ロジ ッ ク各 ILA コ アは、 オンチ ッ プ ブロ ッ ク RAM リ ソース を使用し て、 デザイ ンに含まれるその他すべ てのコ アから独立し てデータ をキ ャプチャでき ます。 また、 [Window] または [N Samples] のいず れかのキ ャプチャ モード でデータ をキ ャプチャでき ます。

[Window] キャ プチャ モー ド

こ のモー ド では、 サンプル バ ッ フ ァーを 1 つまたは複数の等サイ ズのサンプル ウ ィ ン ド ウに分割 でき ます。 こ のモード の場合、 1 つの ト リ ガー条件イベン ト (個々の ト リ ガー比較ユニ ッ ト イベン ト のブール式組み合わせ) を使用し て、 サンプル ウ ィ ン ド ウ を満たすのに十分なデータが収集され ます。

サンプル ウ ィ ン ド ウのワード数が 131,072 サンプルまでの 2 のべき乗の場合、ト リ ガー位置はサン プル ウ ィ ン ド ウの開始点 (最初に ト リ ガーし てからデータ を収集)、終了点 ( ト リ ガー イベン ト まで データ を収集)、 またはそれら 2 点間の任意の位置に設定でき ます。

ウ ィ ン ド ウのワード数が 2 のべき乗以外の場合、 ト リ ガー位置はサンプル ウ ィ ン ド ウの開始位置に のみ設定でき ます。

サンプル ウ ィ ン ド ウが満た される と、 ILA コ アで ト リ ガー条件が自動的に再設定され、 ト リ ガー条 件イベン ト が継続し て監視されます。 こ のプ ロ セスは、 サンプル バ ッ フ ァーのすべてのサンプル ウ ィ ン ド ウが満た されるか、 ユーザーが ILA コ アを停止する まで繰 り 返されます。

[N Samples] キャ プチャ モー ド

こ のモード は、 ウ ィ ン ド ウ キ ャプチャ モード と類似し ていますが、 次の 2 点が異な り ます。

• ウ ィ ン ド ウ ご と のサンプル数は、 1 ～ （サンプル バ ッ フ ァー サイ ズ - 1） の範囲で、 任意の整 数 N に設定可能

• ト リ ガー位置は常にウ ィ ン ド ウの位置 0 に設定

こ のモー ド は、 キ ャプチャ ス ト レージ リ ソース を浪費せずに、 各 ト リ ガーで必要なサンプル数の みをキ ャプチャする場合に役立ちます。

ト リ ガー マーク

ト リ ガー イベン ト と一致するサンプル ウ ィ ン ド ウ内のデータ サンプルには、 ト リ ガー マーク が付 け ら れ ま す。 こ の ト リ ガー マー ク に よ っ て、 ウ ィ ン ド ウ 内の ト リ ガー位置が Chipscope Pro Analyzer に伝え られます。ト リ ガー マークは、サンプル バッ フ ァー内の 1 サンプルに対し て 1 ビ ッ ト を使用し ます。

データ ポー ト

ト リ ガー機能を実行する ト リ ガー ポー ト と は別のポー ト 上のデータ をキ ャプチャでき ます。 こ の機 能は、 コ アの ト リ ガーに使用される情報と同じ情報のキ ャプチャおよび確認が有用ではな く 、 キ ャ

プチャするデータ量を比較的少ない量に制限する際に役立ちます。

ただし、 通常は、 コ アの ト リ ガーに使用されるデータ と同一データのキ ャプチャおよび確認が有用

です。 こ のよ う な場合、データが 1 つまたは複数の ト リ ガー ポー ト で構成される よ う に選択でき ま す。こ の機能によ り 、キ ャプチャに必要な ト リ ガー情報を選択でき る柔軟性を活用し ながら、 リ ソー

ス を節約でき ます。

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ChipScope Pro コアの概要

ILA 制御およびステータ ス ロジ ッ クILA コ アには、コ アの通常動作を維持する ために使用する制御およびステータ ス ロ ジ ッ ク が少数含 まれます。 ILA コ アを適切に認識し、 通信するのに必要なすべてのロ ジ ッ ク が制御およびステータ ス ロジ ッ クによ って イ ンプ リ メ ン ト されます。

VIO コ アVIO （Virtual Input/Output) は、 内部 FPGA 信号を即時に監視および駆動でき る カ ス タマイ ズ可能 なコアです。 ILA コ ア と は違い、 オンチ ッ プ RAM やオフチ ッ プ RAM は必要あ り ません。 VIO コ アでは、 次の 4 種類の信号が使用でき ます。

• 非同期入力

• JTAG ケーブルから駆動される JTAG ク ロ ッ ク信号を使用し てサンプ リ ング されます。

• 入力値は定期的に読み戻され、 ChipScope Pro Analyzer で表示されます。

• 同期入力

• デザイ ン ク ロ ッ ク を使用し てサンプ リ ング されます。

• 入力値は定期的に読み戻され、 ChipScope Pro Analyzer に表示されます。

• 非同期出力

• ChipScope Pro Analyzer で定義する信号で、 コ アから周 り のデザイ ンへ出力されます。

• 各非同期出力には、 論理値 0 または 1 を定義でき ます。

• 同期出力

• ChipScope Pro Analyzer で定義する信号で、デザイ ン ク ロ ッ ク に同期し てお り 、 コ アから 周辺デザイ ンへ出力されます。

• 各同期出力には、 論理値 1 または 0 を定義でき ます。 また、 1 および 0 の 16 ク ロ ッ ク サ イ クル分のパルス列も定義でき ます。

ア ク テ ィ ビテ ィ 検出器

VIO コ ア入力には、入力の遷移をキ ャプチャする ためのセルが別にあ り ます。デザイ ン ク ロ ッ ク が ChipScope Pro Analyzer のサンプル周期よ り も速いこ と がほ と んどなので、連続するサンプル間で 信号の遷移 を何度 も 監視で き ま す。 ア ク テ ィ ビ テ ィ 検出器は こ の動作 を検出 し、 結果 と 値を

ChipScope Pro Analyzer に表示し ます。

同期入力の場合は、 非同期イベン ト と 同期イベン ト を監視する ア ク テ ィ ビテ ィ セルが使用されま す。 こ の機能は、 同期信号上でのグ リ ッチや同期遷移を検出する場合にも使用でき ます。

パルス列

VIO の同期出力すべてに、 ス タ テ ィ ッ ク 1、 ス タ テ ィ ッ ク 0、 または連続する値のパルス列を出力 する機能があ り ます。 パルス列と は、 連続し たデザイ ン ク ロ ッ ク サイ クルでコ アから駆動される、 16 ク ロ ッ ク サイ クル分の 1 および 0 のシーケン スです。 パルス列シーケン スは、 ChipScope Pro Analyzer で定義され、 コ アに読み込まれた後 1 度だけ実行されます。

ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ド japan.xilinx.com 19UG029 (v13.4) 2012 年 1 月 18 日

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第 1 章 : 概要

ATC2 コ アATC2 (Agilent Trace Core 2) は、 カス タマイ ズ可能なデバッ グ キ ャプチャ コ アで、 最新のアジレ ン ト テ ク ノ ロジー社ロジ ッ ク アナラ イザーと機能する よ う に設計されています。 ATC2 コ アでは、 外部のアジレ ン ト テ ク ノ ロ ジー社ロ ジ ッ ク アナラ イザーによ り FPGA デザイ ン内部のネ ッ ト へア ク セスでき ます (図 1-4)。

ATC2 コ アのデータ パスについてATC2 コ アのデータ パスは、 次で構成されています。

• ユーザー FPGA デザイ ンに接続される、 実行時に選択可能な最大 64 個の入力信号バン ク

• アジレ ン ト テ ク ノ ロ ジー社ロ ジ ッ ク アナラ イザーのプローブ コ ネ ク タに接続さ れる最大 64 個の出力データ ピ ン

• オプシ ョ ンで信号バン ク の幅を 64 から 2倍の 128 ビ ッ ト にする 2x TDM (時分割多重) を各出 力データ ピ ンで使用可能

• 非同期タ イ ミ ングおよび同期ステー ト キ ャプチャ モード を共にサポー ト

• それぞれの出力データ ピンに対し て、 有効な I/O 規格、 駆動電流、 および出力スルー レー ト をサポー ト

• アジレ ン ト テ ク ノ ロ ジー社のプローブ接続技術をサポー ト [214 ページの リ フ ァ レ ン ス 25 を 参照]

動作時に使用可能なデータ プローブ ポイ ン ト の最大数は、 次の式で求められます。 (64 データ ポー ト ) * (データ ポー ト ご と に 64 ビ ッ ト ) * (2x TDM) = 8192 プローブ ポイ ン ト

ATC2 コ アのデータ キャ プチ ャおよび実行時の制御外部の アジレ ン ト テ ク ノ ロ ジー社ロ ジ ッ ク アナラ イザーを使用し、 ATC2 コ アを通過するデータ を ト リ ガーおよびキ ャプチャ し ます。 これによ り 、 アジレ ン ト テ ク ノ ロ ジー社ロ ジ ッ ク アナラ イ ザーの複雑な ト リ ガー、 ワード 数の多い ト レース メ モ リ 、 およびシステム レベルのデータ相関機 能を十分に活用でき、 同時に ATC2 コ アが示す内部デザイ ン ノード がよ り わか り やす く な り ます。 また、 アジレ ン ト テ ク ノ ロ ジー社ロ ジ ッ ク アナラ イザーは、 JTAG ポー ト 接続を介し て ATC2 コ ア と通信する こ と によ って、 動作時にア ク テ ィ ブ データ ポー ト 選択を制御する場合に も使用され ます (図 1-4)。

X-Ref Target - Figure 1-4

図 1-4 : ATC2 コアおよびシステム ブロ ッ ク図

20 japan.xilinx.com ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ドUG029 (v13.4) 2012 年 1 月 18 日

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ChipScope Pro コアの概要

IBERT コ アIBERT コ アには、 制御、 監視、 ト ラ ンシーバー パラ メ ーターの変更、 およびビ ッ ト エラー比率テ ス ト を実行するすべてのロ ジ ッ ク が含まれています。IBERT コ アには、主に 3 つのコ ンポーネン ト があ り ます。

• BERT ロ ジ ッ ク

• BERT ロジ ッ クは ト ラ ンシーバー コ ンポーネン ト を イ ンス タ ンシエー ト し、パターン ジェ ネレーターおよびチェ ッ カーを含んでいます。単純な ク ロ ッ ク タ イプ パターンから PRBS パターンやフ レーム付き カ ウ ン ター パターンまでさ まざまなパターンを使用でき ます。

• ダ イナ ミ ッ ク リ コ ンフ ィ ギュ レーシ ョ ン ポー ト (DRP) ロジ ッ ク

• 各 ト ラ ンシーバーには、 ダ イナ ミ ッ ク リ コ ンフ ィ ギュ レーシ ョ ン ポー ト (DRP) があ り 、 ト ラ ンシーバーの属性をシステムで変更でき ます。 すべての属性および DRP ア ド レ スは IBERT コ アで読み出し /書き込み可能です。各 ト ラ ンシーバーの DRP は個別にア ク セスで き ます。

• 制御およびステータ ス ロジ ッ ク

• IBERT コ アの操作を管理し ます。

IBERT デザイ ン フ ローIBERT は内蔵型デザ イ ンのため、 デザ イ ン フ ロ ーは非常に単純です。 ChipScope IBERT Core Generator を使用し て Virtex-5 デバイ ス向けの IBERT コ ア デザイ ンを生成する と、 デザイ ン デ ィ レ ク ト リ および BIT フ ァ イル名が指定され、 オプシ ョ ンが選択され、 ビ ッ ト ス ト リ ーム生成を含む イ ンプ リ メ ンテーシ ョ ン フ ローすべてがワ ンステ ッ プで実行されます。

Virtex-7、 Kintex-7、 Virtex-6、 および Spartan-6 デバイ スの IBERT コ ア デザイ ンを生成するデザ イ ン フ ローは、ザイ リ ン ク ス CORE Generator を使用する と い う 点を除き類似し ています。主な違 いは、デザイ ン デ ィ レ ク ト リ とデバイ ス情報がザイ リ ン ク スの CORE Generator プロ ジェ ク ト で指 定される と い う 点です。 両方の場合で、 IBERT コ アのデザイ ン BIT フ ァ イルを生成する ために別 のザイ リ ン ク ス ソ フ ト ウ ェ アを実行する必要はあ り ません。

IBERT の機能IBERT コ アの機能は、 ターゲ ッ ト にする FPGA デバイ スのアーキテ クチャによ って異な り ます。 サポー ト される MGT 機能は、 次の とお り です。

• Virtex-5 FPGA GTP および GTX ト ラ ンシーバー用 IBERT v1.0 コ ア (23 ページの表 1-4)

• 差動ス イ ング、エンフ ァ シス、RX イ コ ラ イゼーシ ョ ン、および DFE を含む PMA (Physical Medium Attachment) の完全制御

• 実行時にラ イ ン レー ト および リ フ ァ レ ンス ク ロ ッ ク ソース を変更可能

• ループバッ クおよび 8B/10B エン コード のイネーブル/デ ィ スエーブルを含む PCS (Physical Coding Sublayer) サポー ト (制限あ り )。 ク ロ ッ ク コ レ ク シ ョ ンおよびチャネル ボンデ ィ ングはサポー ト されていません。

• GTP ト ラ ンシーバーに 2 バイ ト フ ァ ブ リ ッ ク幅、 GTX ト ラ ンシーバーに 4 バイ ト フ ァ ブ リ ッ ク幅

• Virtex-5 FPGA GTX ト ラ ンシーバー用 IBERT v2.0 コ ア (24 ページの表 1-5)

• 差動ス イ ング、 エンフ ァ シス、 RX イ コ ラ イゼーシ ョ ン、 および DFE を含む PMA の完全 制御

• 実行時にラ イ ン レー ト を変更可能

ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ド japan.xilinx.com 21UG029 (v13.4) 2012 年 1 月 18 日

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第 1 章 : 概要

• ループバッ ク を含む制限付き PCS サポー ト (8b/10b エン コード、 ク ロ ッ ク コ レ ク シ ョ ン、 およびチャネル ボンデ ィ ングはサポー ト されていません。 )

• 40 ビ ッ ト のフ ァ ブ リ ッ ク データ幅 (4 バイ ト モード )

• Virtex-6 FPGA GTX ト ラ ンシーバー用 IBERT v2.0 コ ア (25 ページの表 1-6)

• 差動ス イ ング、 エンフ ァ シス、 RX イ コ ラ イゼーシ ョ ン、 および DFE を含む PMA の完全 制御

• 実行時にラ イ ン レー ト を変更可能

• 生成時に リ フ ァ レ ン ス ク ロ ッ ク ソース を設定可能

• ループバッ ク を含む制限付き PCS サポー ト 。 パターン エン コード、 ク ロ ッ ク コ レ ク シ ョ ン、 およびチャネル ボンデ ィ ングはサポー ト されていません。

• Virtex-6 FPGA GTH ト ラ ンシーバー用 IBERT v2.0 コ ア (26 ページの表 1-7)

• 差動ス イ ング、 エンフ ァ シス、 RX イ コ ラ イゼーシ ョ ン、 および DFE を含む PMA の完全 制御

• 生成時に リ フ ァ レ ン ス ク ロ ッ ク ソース を設定可能

• ループバッ ク を含む制限付き PCS サポー ト 。 パターン エン コード、 ク ロ ッ ク コ レ ク シ ョ ン、 およびチャネル ボンデ ィ ングはサポー ト されていません。

• TX 差動ス イ ング

• TX プ リ エンフ ァ シスおよびポス ト エンフ ァ シス

• Spartan-6 FPGA GTP ト ラ ンシーバー用 IBERT v2.0 コ ア (27 ページの表 1-8)

• 差動ス イ ング、 エンフ ァ シス、 RX イ コ ラ イゼーシ ョ ン、 および DFE を含む PMA の完全 制御

• 実行時にラ イ ン レー ト を変更可能

• 生成時に リ フ ァ レ ン ス ク ロ ッ ク ソース を設定可能

• ループバッ ク を含む制限付き PCS サポー ト 。 パターン エン コード、 ク ロ ッ ク コ レ ク シ ョ ン、 およびチャネル ボンデ ィ ングはサポー ト されていません。

• TX 差動ス イ ング

• TX プ リ エンフ ァ シス

• Kintex-7 および Virtex-7 FPGA GTX ト ラ ンシーバー用 IBERT v2.00a コ ア (28 ページの表 1-9)

• 差動ス イ ングおよびエンフ ァ シス を含む PMA 制御

• 生成時にラ イ ン レー ト を変更可能

• 生成時に リ フ ァ レ ン ス ク ロ ッ ク ソース を設定可能

• ループバッ ク を含む制限付き PCS サポー ト 。 パターン エン コード、 ク ロ ッ ク コ レ ク シ ョ ン、 およびチャネル ボンデ ィ ングはサポー ト されていません。

22 japan.xilinx.com ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ドUG029 (v13.4) 2012 年 1 月 18 日

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ChipScope Pro コアの概要

表 1-4 : Virtex-5 FPGA GTP および GTX ト ラ ンシーバー用 IBERT v1.0 コア

機能 説明

複数の マ ルチ ギ ガ ビ ッ ト

ト ラ ンシーバーデザイ ンに最大 8 個の ト ラ ンシーバーを選択可能

パターン ジェネレーター

選択し た ト ラ ンシーバーご と に 1 つのパターン ジェネレーターが 使用されます。 基本的なパターン ジェネレーターを選択する場合 は、PRBS (Pseudo Random Bit Sequence) 7 ビ ッ ト 、PRBS 23 ビ ッ ト 、PRBS 31 ビ ッ ト 、およびユーザー定義のパターンが使用されま す。 完全なパターン ジェネレーターを選択する場合は、 上述のパ ターンに加えて、 代替 PRBS 7 ビ ッ ト 、 PRBS 9 ビ ッ ト 、 PRBS 11 ビ ッ ト 、 PRBS 15 ビ ッ ト 、 PRBS 20 ビ ッ ト 、 PRBS 29 ビ ッ ト 、 フ レーム付き カ ウ ン ター、 およびア イ ド ル パターンが使用されます。 すべての ト ラ ンシーバーで使用可能なパターン セ ッ ト はコ ンパイ ル時に一度選択されるのに対し、そのセ ッ ト の特定のパターンは実

行時に各 ト ラ ンシーバーで個別に選択でき ます。

パターン チェ ッ カー

選択し た ト ラ ンシーバーご と に 1 つのパターン チェ ッ カーが使用 されます。 同じパターン セ ッ ト をパターン ジェネレーターと して 使用でき ます。 パターンは、 ラ ン タ イ ム時に各 ト ラ ンシーバーでそ

れぞれ選択でき ます。

フ ァブ リ ッ ク幅

GTP ト ラ ンシーバーに対する FPGA フ ァ ブ リ ッ ク のイ ン ターフ ェ イ スは、2 バイ ト モード で固定されています。GTX ト ラ ンシーバー に対する FPGA フ ァ ブ リ ッ クのイ ン ターフ ェ イ スは、4 バイ ト モー ド で固定されています。

BERT パラ メ ーター受信し たエ ラーを含むビ ッ ト 数および受信し た ワー ド 数の合計が

即時に集計されて ChipScope Pro Analyzer で読み出されます。

極性 各 ト ラ ンシーバーの TX または RX 側の極性を実行時に変更でき ます。

8b/10b エン コード / デコード のサポー ト

8b/10b エン コード /デコード は、 デュ アル ト ラ ンシーバー (GTP_ DUAL または GTX_DUAL タ イル) ご と に実行時にイネーブルにで き ます。TX エン コードおよび RX デコード が同時に選択されます。

注記 : 8B/10B エン コード /デコード がイネーブルの場合は、 フ レー ム付き カ ウ ン ター パターンおよびア イ ド ル パターンのみを使用で き ます。

リ セ ッ ト

各 ト ラ ンシーバーの BER カ ウ ン ターを個別に リ セ ッ ト でき ます。 すべての ト ラ ンシーバーおよび BER カ ウ ン ターを一度に リ セ ッ ト する グ ローバル リ セ ッ ト も使用でき ます。

リ ン クおよびロ ッ ク ステータ ス

各 ト ラ ンシーバーの リ ン ク、DCM、および PLL ロ ッ ク ステータ ス を集めます。

DRP 読み出し各 ト ラ ンシーバーのダ イナ ミ ッ ク リ コ ンフ ィ ギュ レーシ ョ ン ポー ト (DRP) のコ ンテンツを個別に読み出すこ と ができ ます。

DRP 書き込み各 ト ラ ンシーバーの DRP のコ ンテンツを実行時にシングル ビ ッ ト 精度で変更でき ます。

ステータ スコ ア全体のダ イナ ミ ッ ク ステータ ス情報を実行時に読み出すこ と ができ ます。

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第 1 章 : 概要

表 1-5 : Virtex-5 FPGA GTX ト ラ ンシーバー用 IBERT v2.0 コア

機能 説明

複数の GTX ト ラ ンシーバー

デザイ ンに最大 8 個の ト ラ ンシーバーを選択可能

パターン ジェネレーター

選択し た GTX ト ラ ンシーバーご と に 1 つのパターン ジェネレー ターが使用されます。 使用でき るパターンは、 PRBS 7 ビ ッ ト 、 PRBS 15 ビ ッ ト 、 PRBS 23 ビ ッ ト 、 PRBS 31 ビ ッ ト 、 Clk 2x、 お よび Clk 10x パターンです。 各 GTX ト ラ ンシーバーに対し て、 任 意のパターンを実行時に選択でき ます。

パターン チェ ッ カー

選択し た GTX ト ラ ンシーバーご と に 1 つのパターン チェ ッ カー が使用されます。 同じパターン セ ッ ト をパターン ジェネレーター と し て使用でき ます。 パターンは、 ラ ン タ イ ム時に各 GTX ト ラ ン シーバーでそれぞれ選択でき ます。

フ ァブ リ ッ ク幅GTX_DUAL タ イルへの FPGA フ ァ ブ リ ッ ク イ ン ターフ ェ イ ス は、 32 または 40 ビ ッ ト 幅にでき、 生成時に選択でき ます。

BERT パラ メ ーター受信し たエ ラーを含むビ ッ ト 数および受信し た ワー ド 数の合計が

即時に集計されて ChipScope Pro Analyzer で読み出されます。

極性 各 GTX ト ラ ンシーバーの TX または RX 側の極性を実行時に変更 でき ます。

リ セ ッ ト

各 GTX ト ラ ンシーバーおよびその BER カ ウ ン ターを個別に リ セ ッ ト でき ます。PLL を含む MGT 全体を リ セ ッ ト する リ セ ッ ト も あ り ます。

リ ン クおよびロ ッ ク ステータ ス

各 GTX ト ラ ンシーバーの リ ン ク、 DCM、 および PLL ロ ッ ク ス テータ ス を集めます。

DRP 読み出し各 GTX ト ラ ンシーバーのダ イナ ミ ッ ク リ コ ンフ ィ ギュ レーシ ョ ン ポー ト (DRP) のコ ンテンツを個別に読み出すこ と ができ ます。

DRP 書き込み各 GTX ト ラ ンシーバーの DRP のコ ンテンツを実行時にシングル ビ ッ ト 精度で変更でき ます。

ポー ト の読み出しGTX ト ラ ンシーバーのポー ト を監視する レジス タのコ ンテンツを 個別に読み出すこ と ができ ます。

ポー ト への書き込みGTX ト ラ ンシーバーのポー ト を制御する レジス タのコ ンテンツを 実行時に変更でき ます。

ステータ スコ ア全体のダ イナ ミ ッ ク ステータ ス情報を実行時に読み出すこ と ができ ます。

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ChipScope Pro コアの概要

表 1-6 : Virtex-6 FPGA GTX ト ラ ンシーバ用 IBERT v2.0 コア

機能 説明

複数の GTX ト ラ ンシーバー

デザイ ンに最大 8 個の ト ラ ンシーバーを選択可能

パターン ジェネレーター

選択し た GTX ト ラ ンシーバーご と に 1 つのパターン ジェネレー ターが使用されます。 使用でき るパターンは、 PRBS 7 ビ ッ ト 、 PRBS 15 ビ ッ ト 、 PRBS 23 ビ ッ ト 、 PRBS 31 ビ ッ ト 、 Clk 2x、 お よび Clk 10x パターンです。 各 GTX ト ラ ンシーバに対し て、 任意 のパターンを実行時に選択でき ます。

パターン チェ ッ カー

選択し た GTX ト ラ ンシーバーご と に 1 つのパターン チェ ッ カー が使用されます。 同じパターン セ ッ ト をパターン ジェネレーター と し て使用でき ます。 パターンは、 ラ ン タ イ ム時に各 GTX ト ラ ン シーバーでそれぞれ選択でき ます。

フ ァブ リ ッ ク幅GTX ト ラ ンシーバーへの FPGA フ ァブ リ ッ ク イ ン ターフ ェ イ ス は、 16 または 20 ビ ッ ト 幅にでき、 生成時に選択でき ます。

BERT パラ メ ーター受信し たエ ラーを含むビ ッ ト 数および受信し た ワー ド 数の合計が

即時に集計されて ChipScope Pro Analyzer で読み出されます。

極性 各 GTX ト ラ ンシーバーの TX または RX 側の極性を実行時に変更 でき ます。

リ セ ッ ト

各 GTX ト ラ ンシーバーおよびその BER カ ウ ン ターを個別に リ セ ッ ト でき ます。PLL を含む MGT 全体を リ セ ッ ト する リ セ ッ ト も あ り ます。

リ ン クおよびロ ッ ク ステータ ス

各 GTX ト ラ ンシーバーの リ ン ク、 DCM、 および PLL ロ ッ ク ス テータ ス を集めます。

DRP 読み出し各 GTX ト ラ ンシーバーのダ イナ ミ ッ ク リ コ ンフ ィ ギュ レーシ ョ ン ポー ト (DRP) のコ ンテンツを個別に読み出すこ と ができ ます。

DRP 書き込み各 GTX ト ラ ンシーバーの DRP のコ ンテンツを実行時にシングル ビ ッ ト 精度で変更でき ます。

ポー ト の読み出しGTX ト ラ ンシーバーのポー ト を監視する レジス タのコ ンテンツを 個別に読み出すこ と ができ ます。

ポー ト への書き込みGTX ト ラ ンシーバーのポー ト を制御する レジス タのコ ンテンツを 実行時に変更でき ます。

ステータ スコ ア全体のダ イナ ミ ッ ク ステータ ス情報を実行時に読み出すこ と ができ ます。

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第 1 章 : 概要

表 1-7 : Virtex-6 FPGA GTH ト ラ ンシーバー用 IBERT v2.0 コア

機能 説明

複数の GTH ト ラ ンシーバー デザイ ンに最大 16 個の ト ラ ンシーバーを選択可能

パターン ジェネレーター 選択し た GTH ト ラ ンシーバーご と に 1 つのパターン ジェネ レーター (ク ワ ッ ド ご と に 4 つ) が使用されます。 使用でき る パターンは、PRBS 7 ビ ッ ト 、PRBS 15 ビ ッ ト 、PRBS 23ビ ッ ト 、 PRBS 31 ビ ッ ト 、 Clk 2x、 および Clk 10x パターンです。 各 GTH ト ラ ンシーバーに対し て、任意のパターンを実行時に 選択でき ます。

パターン チェ ッ カー 選択し た GTH ト ラ ンシーバーご と に 1 つのパターン チェ ッ カー (ク ワ ッ ド ご と に 4 つ) が使用されます。 同じパターン セ ッ ト をパターン ジェネレーターと し て使用でき ます。 パ ターンは、ラ ン タ イ ム時に各 GTH ト ラ ンシーバーでそれぞれ 選択でき ます。

フ ァブ リ ッ ク幅 GTH QUAD ト ラ ンシーバーへの FPGA フ ァ ブ リ ッ ク イ ン ターフ ェ イ スは、16 または 20 ビ ッ ト 幅にでき、生成時に選択 でき ます。

BERT パラ メ ーター 受信し たエ ラーを含むビ ッ ト 数および受信し た ワー ド 数の合計が即時に集計されて ChipScope Pro Analyzer で読み出され ます。

極性 各 GTH ト ラ ンシーバーの TX または RX 側の極性を実行時 に変更でき ます。

リ セ ッ ト 各 GTH ト ラ ンシーバーの BER カ ウ ン ターを個別に リ セ ッ ト でき ます。 PLL を含む GTH ク ワ ッ ド全体を リ セ ッ ト する リ セ ッ ト も あ り ます。

リ ン クおよびロ ッ ク ステータ ス

各 GTH ト ラ ンシーバーの リ ン ク、DCM、および PLL ロ ッ ク ステータ ス を集めます。

DRP 読み出し 各 GTH ト ラ ンシーバーのダ イナ ミ ッ ク リ コ ンフ ィ ギュ レー シ ョ ン ポー ト (DRP) のコ ンテンツを個別に読み出すこ と が でき ます。

DRP 書き込み 各 GTH ト ラ ンシーバーの DRP のコ ンテンツを実行時にシン グル ビ ッ ト 精度で変更でき ます。

ポー ト の読み出し GTH ト ラ ンシーバーのポー ト を監視する レジス タのコ ンテ ンツを個別に読み出すこ と ができ ます。

ポー ト への書き込み GTH ト ラ ンシーバーのポー ト を制御する レジス タのコ ンテ ンツを実行時に変更でき ます。

ステータ ス コ ア全体のダ イナ ミ ッ ク ステータ ス情報を実行時に読み出す こ と ができ ます。

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ChipScope Pro コアの概要

表 1-8 : Spartan-6 FPGA GTP ト ラ ンシーバー用 IBERT v2.0 コア

機能 説明

複数の GTP ト ラ ンシーバー デザイ ンに最大 8 個の ト ラ ンシーバーを選択可能

パターン ジェネレーター

選択し た GTP ト ラ ンシーバーご と に 1 つのパターン ジェネ レーター (ク ワ ッ ド ご と に 2 つ) が使用されます。 使用でき る パターンは、PRBS 7 ビ ッ ト 、PRBS 15 ビ ッ ト 、PRBS 23ビ ッ ト 、 PRBS 31 ビ ッ ト 、 Clk 2x、 および Clk 10x パターンです。 各 GTP ト ラ ンシーバーに対し て、任意のパターンを実行時に 選択でき ます。

パターン チェ ッ カー

選択し た GTP ト ラ ンシーバーご と に 1 つのパターン チェ ッ カー (デュ アルご と に 2 つ) が使用されます。 同じパターン セ ッ ト をパターン ジェネレーターと し て使用でき ます。 パ ターンは、 ラ ン タ イ ム時に各 GTP ト ラ ンシーバーでそれぞれ 選択でき ます。

フ ァブ リ ッ ク幅GTP ト ラ ンシーバーに対する FPGA のフ ァブ リ ッ ク イ ン ターフ ェ イ ス幅は 20 ビ ッ ト です。

BERT パラ メ ーター受信し たエ ラーを含むビ ッ ト 数および受信し た ワー ド 数の合

計が即時に集計されて ChipScope Pro Analyzer で読み出され ます。

極性各 GTP ト ラ ンシーバーの TX または RX 側の極性を実行時に 変更でき ます。

リ セ ッ ト

各 GTP ト ラ ンシーバーの BER カ ウ ン ターを個別に リ セ ッ ト でき ます。PLL を含む GTP ト ラ ンシーバー全体を リ セ ッ ト す る リ セ ッ ト も あ り ます。

リ ン クおよびロ ッ ク ステータ ス

各 GTP ト ラ ンシーバーの リ ン ク、 DCM、 および PLL ロ ッ ク ステータ ス を集めます。

DRP 読み出し各 GTP ト ラ ンシーバーのダ イナ ミ ッ ク リ コ ンフ ィ ギュ レー シ ョ ン ポー ト (DRP) のコ ンテンツを個別に読み出すこ と が でき ます。

DRP 書き込み各 GTP ト ラ ンシーバーの DRP のコ ンテンツを実行時にシン グル ビ ッ ト 精度で変更でき ます。

ポー ト の読み出しGTP ト ラ ンシーバーのポー ト を監視する レジス タのコ ンテン ツを個別に読み出すこ と ができ ます。

ポー ト への書き込みGTP ト ラ ンシーバーのポー ト を制御する レジス タのコ ンテン ツを実行時に変更でき ます。

ステータ スコ ア全体のダ イナ ミ ッ ク ステータ ス情報を実行時に読み出す こ と ができ ます。

ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ド japan.xilinx.com 27UG029 (v13.4) 2012 年 1 月 18 日

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第 1 章 : 概要

表 1-9 : Kintex-7 および Virtex-7 FPGA GTX ト ラ ンシーバー用 IBERT v2.00a コ ア

機能 説明

複数の GTX ト ラ ンシーバー デザイ ンに最大 8 個の ト ラ ンシーバーを選択可能

パターン ジェネレーター 選択し た GTX ト ラ ンシーバーご と に 1 つのパターン ジェネ レーターが使用されます。使用でき るパターンは、PRBS 7 ビ ッ ト 、 PRBS 15 ビ ッ ト 、 PRBS 23ビ ッ ト 、 PRBS 31 ビ ッ ト 、 Clk 2x、 および Clk 10x パターンです。 各 GTX ト ラ ンシーバーに 対し て、 任意のパターンを実行時に選択でき ます。

パターン チェ ッ カー 選択し た GTX ト ラ ンシーバーご と に 1 つのパターン チェ ッ カーが使用されます。 同じパターン セ ッ ト をパターン ジェネ レーター と し て使用でき ます。 パターンは、 ラ ン タ イ ム時に各

GTX ト ラ ンシーバーでそれぞれ選択でき ます。

フ ァブ リ ッ ク幅 GTX ト ラ ンシーバーへの FPGA フ ァ ブ リ ッ ク イ ン ターフ ェ イ スは、 32 または 40 ビ ッ ト 幅にでき、 生成時に選択でき ます。

極性 各 GTX ト ラ ンシーバーの TX 側の極性を実行時に変更でき ます。

リ セ ッ ト 各 GTX ト ラ ンシーバーを個別に リ セッ ト でき ます。 PLL および CPLL を含む MGT 全体を リ セッ ト する リ セッ ト もあ り ます。

リ ン クおよびロ ッ ク ステータ ス

各 GTX ト ラ ンシーバーの リ ン クおよび CPLL/QPLL ロ ッ ク ス テータ ス を集めます。

DRP 読み出し 各 GTX ト ラ ンシーバーのダ イナ ミ ッ ク リ コ ンフ ィ ギュ レー シ ョ ン ポー ト (DRP) のコ ンテンツを個別に読み出すこ と がで き ます。

DRP 書き込み 各 GTX ト ラ ンシーバーの DRP のコ ンテンツを実行時にシング ル ビ ッ ト 精度で変更でき ます。

ポー ト の読み出し GTX ト ラ ンシーバーのポー ト を監視する レジス タのコ ンテン ツを個別に読み出すこ と ができ ます。

ポー ト への書き込み GTX ト ラ ンシーバーのポー ト を制御する レジス タのコ ンテン ツを実行時に変更でき ます。

ステータ ス コ ア全体のダ イナ ミ ッ ク ステータ ス情報を実行時に読み出すこ と ができ ます。

28 japan.xilinx.com ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ドUG029 (v13.4) 2012 年 1 月 18 日

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システム要件

ILA、 VIO、 および ATC2 コ アのオプシ ョ ンの多 く は、 再合成せずに変更でき ます。 ただし、 デー タ ポー ト 幅またはサンプル バッ フ ァーのワード数などの選択可能なパラ メーターの変更後には、新 規コ アでデザイ ンを再合成する必要があ り ます。 表 1-10 に、 再合成が必要なデザイ ンを示し ます。

システム要件

OS 要件ChipScope Pro の OS 要件は、『ISE Design Suite 13 : イ ン ス ト ールおよびラ イセン ス ガイ ド』 およ び 『ISE Design Suite 13 : リ リ ース ノ ー ト ガイ ド』 [213 ページの リ フ ァ レ ンス 14 を参照] に記載 されています。

ソ フ ト ウ ェ ア要件

ザ イ リ ン ク ス CORE Generator、 ChipScope Pro Core Inserter、 IBERT Core Generator、 お よ び CSE/Tcl ツールでは、 ISE イ ンプ リ メ ンテーシ ョ ン ツールがシステムにイ ン ス ト ールされている こ と を前提と し ます (Tcl と は Tool Command Language の略語であ り 、 Tcl シェル は Tcl ス ク リ プ ト の実行に使用される シェル プロ グ ラ ムです)。 CSE/Tcl では、 ChipScope Pro および ISE ツールの イ ン ス ト ールに含まれている Tcl シェル (xtclsh と呼ぶ) が必要です。

注記 : ChipScope Pro のバージ ョ ンは、ChipScope Pro コ アを含むデザイ ンを イ ンプ リ メ ン ト する と きに使用する ISE ツールのバージ ョ ン と一致させる必要があ り ます (ア ッ プデー ト リ ビジ ョ ンを含 む)。

表 1-10 : デザイ ンのパラ メ ーター変更および再合成

デザインで変更するパラ メ ーター 再合成の必要

ト リ ガー パターンの変更 な し

ト リ ガーの実行および停止 な し

外部 ト リ ガーのイネーブル な し

ト リ ガー信号の ソース変更 な し (1)

データ信号の ソース変更 な し (1)

ILA の ク ロ ッ ク信号の変更 あ り

サンプル バッ フ ァーのワード数変更 あ り

注記 : 1. 既存の ト リ ガーおよびデータ信号の ソースの両方またはいずれかの変更機能は、 ISE FPGA Editor でサ

ポー ト されています。

ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ド japan.xilinx.com 29UG029 (v13.4) 2012 年 1 月 18 日

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第 1 章 : 概要

通信要件

ChipScope Pro Analyzer ツールでは、 PC と JTAG バウ ンダ リ ス キ ャ ン チェーン内のデバイ ス と の通信用に、 次のケーブルを使用でき ます (表 1-11 を参照)。

• プラ ッ ト フ ォーム ケーブル USB II

• プラ ッ ト フ ォーム ケーブル USB

• パラ レル ケーブル IV

• Digilent 社製 JTAG-SMT1 および JTAG-HS1 USB - JTAG ダウ ン ロード ケーブル

• ByteTools 社製 Catapult EJ-1 イーサネ ッ ト - JTAG 接続ケーブル [214 ページの リ フ ァ レ ン ス 27 を参照]

注記 : ChipScope Pro Analyzer でデバイ ス内の ILA コア と通信し ながら、iMPACT でデバイ ス を コ ンフ ィ ギュ レーシ ョ ンする など、ケーブルまたはデバイ スで競合操作を行 う と、DUT (テス ト 対象デ ザイ ン) が使用でき な く なる可能性があ り ます。 競合し ている ケーブル/デバイ ス操作の結果が不確 かな と きは、競合する操作が完了する まで ChipScope Pro Analyzer のケーブル接続を解除し て く だ さ い。

表 1-11 : ChipScope Pro がサポー ト するダウンロー ド ケーブル

ダウンロー ド ケーブル 機能

プラ ッ ト フ ォーム ケーブル USB II およびプラ ッ トフ ォーム ケーブル USB(1)

· USB ポー ト (USB 2.0 または USB 1.1) を使用し て、テス ト 対象ボード のバウ ンダ リ スキ ャ ン チェーン と通信

· 最大 12Mb/s スループ ッ ト でダウ ン ロード· 5V ～ 1.5V で動作する システムおよびデバイ ス I/O と の通信

を可能にする調整可能な電圧イ ン ターフ ェ イ ス を含む

· Windows および Red Hat Linux OS のサポー ト

パラ レル ケーブル IV(1)

· プ リ ン ター ポー ト などのパラ レル ポー ト を使用し て、 テス ト対象ボード のバウ ンダ リ スキ ャ ン チェーン と通信

· 最大 5Mb/s スループッ ト でダウ ン ロード· 5 V ～ 1.5 V で動作する システムおよびデバイ ス I/O と の通信

を可能にする調整可能な電圧イ ン ターフ ェ イ ス を含む

· Windows および Red Hat Linux OS のサポー ト

30 japan.xilinx.com ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ドUG029 (v13.4) 2012 年 1 月 18 日

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ソ フ ト ウ ェ ア インス ト ールおよびラ イセンス

ボー ド 要件

テス ト 対象ボード で ChipScope Pro Analyzer と ダウ ン ロード ケーブルを適切に動作させるには、次 のボード レベル要件を満たす必要があ り ます。

• サポー ト されているデバイ ス を TDI、 TMS、 TCK、 および TDO ピ ンを含む JTAG ヘッ ダー に接続する必要があ り ます。

• 別のデバイ スがターゲ ッ ト デバイ ス を含む JTAG チェーンの TDI、 TMS、 TCK ピンを駆動す る場合には、 これらの ソース をデ ィ スエーブルにし てダウ ン ロード ケーブルでの競合を回避で き る よ う 、 これらの信号にジャ ンパーが必要です。

• ダウ ン ロード ケーブル と し てパラ レル ケーブル IV、 プラ ッ ト フ ォーム ケーブル USB、 Digilent 社製 JTAG-HS1、 ま たは ByteTools 社製ダ ウ ン ロ ー ド ケーブル を 使用す る 場合、 VREF (1.5 ～ 5.0V) および GND ヘッ ダーが、 パラ レル ケーブル IV への接続用に使用可能で あ る必要があ り ます。

ソ フ ト ウ ェ ア イ ンス ト ールおよびラ イセンスChipScope Pro Analyzer ソ フ ト ウ ェ アは、ChipScope Pro Analyzer のみが必要な ラ ボ環境などでは ス タ ン ド ア ロ ン ISE ラ ボ ツール と し て イ ンス ト ール可能で、それ以外の場合 ISE Design Suite ツー ルの一部 と し て イ ン ス ト ールでき ます。 ソ フ ト ウ ェ アの イ ン ス ト ールおよびラ イ セン スの手順は、

ISE Design Suite 資料 [213 ページの リ フ ァ レ ンス 14 を参照] の『ISE Design Suite 13 : イ ン ス ト ー ルおよびラ イセン ス ガ イ ド』 を参照し て く だ さい。

Digilent 社製 JTAG-SMT1 および JTAG-HS1 USB - JTAG ダウ ン ロード ケーブル

· USB ポー ト (USB 2.0 または USB 1.1) を使用し て、テス ト 対象ボード のバウ ンダ リ スキ ャ ン チェーン と通信

· 最大 30Mb/s スループ ッ ト でダウ ン ロード· 電圧が調整可能な イ ン ターフ ェ イ スによ り 5V ～ 1.5V で動作

するデバイ ス I/O をサポー ト· Windows および Linux OS をサポー ト

詳細は、 Digilent 社ウ ェブサイ ト を参照 : http://www.digilentinc.com

ByteTools 社製 Catapult EJ-1 イーサネ ッ ト -JTAG 接続ケーブル

· イーサネ ッ ト ポー ト を使用し て、 テス ト 対象ボード のバウ ンダ リ スキ ャ ン チェーン と通信

· 詳細は、 ByteTools 社のウ ェブサイ ト を参照 [214 ページの リフ ァ レ ンス 27 を参照]

注記 : 1. パ ラ レル ケーブル IV およびプ ラ ッ ト フ ォーム ケーブル USB は、ザイ リ ン ク ス オン ラ イ ン ス ト ア [213

ページの リ フ ァ レ ンス 20 を参照] か ら購入可能です ([Buy Online] → [Programming Cables] を クリ ッ ク し て く だ さ い。 ただ し、 日本のお客様は [購入情報] に リ ス ト されてい る販売代理店までお問い合わせ く だ さ い)。

表 1-11 : ChipScope Pro がサポー ト するダウンロー ド ケーブル

ダウンロー ド ケーブル 機能

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第 1 章 : 概要

32 japan.xilinx.com ChipScope Pro ソ フ ト ウ ェ アおよびコ ア ユーザー ガイ ドUG029 (v13.4) 2012 年 1 月 18 日

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第 2 章

コ ア生成ツールの使用方法

概要

こ の章では、ザイ リ ン ク ス CORE Generator™ ツールを使用し て ChipScope™ Pro コ アを生成する 手順を説明し ます。これら のコ アは総称し て ChipScope Pro ロジ ッ ク デバッ グ コア と言われます。

コ アの生成後、 CORE Generator ツールで生成される イ ン ス タ ンシエーシ ョ ン テンプレー ト を使用 し て、 これらのコ アを VHDL または Verilog デザイ ンに迅速かつ容易に挿入でき ます。 イ ン ス タ ン シエーシ ョ ンを完了し て、 合成を実行し た後は、 ISE® イ ンプ リ メ ンテーシ ョ ン ツールを使用し て デザイ ンを イ ンプ リ メ ン ト でき ます。

ザイ リ ン クス CORE Generator での ChipScope Pro コ アの使用ChipScope Pro コ アを選択し て生成する前に、 CORE Generator ツールでプロ ジェ ク ト を設定する 必要があ り ます。 適切な設定でプロ ジェ ク ト を設定し た後、 左上部のパネルの [View by Function] タブで [Debug & Verification] → [ChipScope Pro] を展開表示�