位相ノイズの小さいデュアル出力バッファロジッ …...rload = 50Ω to (v+–...

LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

16957f

詳細： www.linear-tech.co.jp/LTC6957-1

標準的応用例

特長概要

位相ノイズの小さいデュアル出力バッファ/ドライバ /

ロジック・コンバータ

LTC®6957-1/LTC6957-2/LTC6957-3/LTC6957-4は、位相ノイズが非常に小さいデュアル出力のAC信号バッファ/ドライバ /ロジック・レベル変換器ファミリです。入力できる信号は正弦波または任意のロジック・レベル（≤2VP-P）信号です。以下に示すように、出力ロジック信号の種類が異なる4つのファミリ構成デバイスがあります。

LTC6957-1:LVPECLロジック出力

LTC6957-2:LVDSロジック出力

LTC6957-3:CMOSロジック、同相出力

LTC6957-4:CMOSロジック、相補出力

LTC6957は最小限の付加ノイズであらゆるロジック信号をバッファに通してから分配しますが、正弦波信号をロジック・レベル信号に変換することが非常に優れています。アンプの初段には選択可能なローパス・フィルタ回路があり、ノイズを最小限に抑える一方で引き続き信号を増幅してそのスルーレートを高くします。この入力段フィルタ処理 /ノイズ制限機能は、標準的な10MHz正弦波によるシステム基準信号などの低スルーレート入力信号を使用して可能な最小の位相ノイズを実現する上で特に役立ちます。L、LT、LTC、LTM、Linear TechnologyおよびLinearのロゴは、リニアテクノロジー社の登録商標です。その他すべての商標の所有権は、それぞれの所有者に帰属します。米国特許7969189 および8319551によって保護されています。

100MHzでの付加位相ノイズ

n 位相ノイズの小さいバッファ/ドライバn 正弦波信号からロジック・レベル信号への最適な変換n 3種類のロジック出力を用意

– LVPECL – LVDS – CMOSn 付加ジッタ：45fsRMS（LTC6957-1）n 周波数範囲：最大300MHzn 動作電源電圧：3.15V～3.45Vn 低スキュー：標準3psn –40°C～125°Cの範囲で完全に規定n 12ピンMSOPパッケージおよび3mm×3mmのDFNパッケージ

アプリケーションn システムの基準周波数の分配n 高速ADC、DAC、DDSクロック・ドライバn 軍用無線および暗号化無線n 低ノイズのタイミング・トリガn 広帯域無線トランシーバn 高速データ収集n 医療用画像処理n テストおよび測定

OFFSET FREQUENCY (Hz)100

–165

PHAS

E NO

ISE

(dBc

/Hz)

–160

–155

–150

–140

1k 10k 100k

69571234 TA01b

–145

1M

LTC6957-1 (LVPECL)

LTC6957-4 (CMOS)

LTC6957-3(CMOS)

LTC6957-2 (LVDS)

SINGLE-ENDED SINE WAVE INPUTAT +7dBm (500mVRMS)FILTA = FILTB = GND

6957 TA01a

SD1

SD2

V+

GND

OUT2

OUT1

FILTA

FILTB

10nF

50Ω

100MHz+7dBmSINE WAVE

10nF

IN–

IN+OCXO

3.3V

TO PLL CHIPSOR SYSTEMSAMPLING CLOCKS

0.1µF

http://www.linear-tech.co.jp/product/LTC6957-1


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

26957f


LTC6957-1、LTC6957-2 LTC6957-3、LTC6957-4

TOP VIEW

DD PACKAGE12-LEAD (3mm × 3mm) PLASTIC DFN

12

11

8

9

104

5

3

2

1 SD1

OUT1+

OUT1–

OUT2–

OUT2+

SD2

FILTA

V+

IN+

IN–

GND

FILTB 6 7

13GND

TJMAX = 150°C、θJA = 58°C/W、θJC = 10°C/W 露出パッド（ピン13）の電位はGNDでありPCBへの半田付けが必要

TOP VIEW

DD PACKAGE12-LEAD (3mm × 3mm) PLASTIC DFN

12

11

8

9

104

5

3

2

1 SD1

VDD

OUT1

OUT2

GNDOUT

SD2

FILTA

V+

IN+

IN–

GND

FILTB 6 7

13GND

TJMAX = 150°C、θJA = 58°C/W、θJC = 10°C/W 露出パッド（ピン13）の電位はGNDでありPCBへの半田付けが必要

LTC6957-1、LTC6957-2 LTC6957-3、LTC6957-4

123456

FILTAV+

IN+

IN–

GNDFILTB

121110987

SD1OUT1+

OUT1–

OUT2–

OUT2+

SD2

TOP VIEW

MS PACKAGE12-LEAD PLASTIC MSOP

TJMAX = 150°C, θJA = 145°C/W

123456

FILTAV+

IN+

IN–

GNDFILTB

121110987

SD1VDDOUT1OUT2GNDOUTSD2

TOP VIEW

MS PACKAGE12-LEAD PLASTIC MSOP

TJMAX = 150°C, θJA = 145°C/W

絶対最大定格電源電圧（V+またはVDD）からGND ................................... 3.6V入力電流（IN+、IN–、FILTA、FILTB、SD1、SD2）

（Note 2） ................................................................... ±10mALTC6957-1の出力電流 ........................................ 1mA、–30mALTC6957-2の出力電流 ................................................. ±10mALTC6957-3、LTC6957-4の出力電流（Note 3） ................ ±30mA

（Note 1）

ピン配置

規定温度範囲 LTC6957I ......................................................... –40°C～85°C LTC6957H ...................................................... –40°C～125°C

接合部温度.......................................................................150°C保存温度範囲.................................................... –65°C～150°Cリード温度（MSOP半田付け、10秒） ...............................300°C


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

36957f


発注情報

無鉛仕上げテープアンドリール製品マーキング* パッケージ規定温度範囲LTC6957IDD-1#PBF LTC6957IDD-1#TRPBF LFQJ 12-Lead (3mm × 3mm) Plastic DFN –40°C to 85°CLTC6957IDD-2#PBF LTC6957IDD-2#TRPBF LFQK 12-Lead (3mm × 3mm) Plastic DFN –40°C to 85°CLTC6957IDD-3#PBF LTC6957IDD-3#TRPBF LFQM 12-Lead (3mm × 3mm) Plastic DFN –40°C to 85°CLTC6957IDD-4#PBF LTC6957IDD-4#TRPBF LFQN 12-Lead (3mm × 3mm) Plastic DFN –40°C to 85°CLTC6957IMS-1#PBF LTC6957IMS-1#TRPBF 69571 12-Lead Plastic MSOP –40°C to 85°CLTC6957HMS-1#PBF LTC6957HMS-1#TRPBF 69571 12-Lead Plastic MSOP –40°C to 125°CLTC6957IMS-2#PBF LTC6957IMS-2#TRPBF 69572 12-Lead Plastic MSOP –40°C to 85°CLTC6957HMS-2#PBF LTC6957HMS-2#TRPBF 69572 12-Lead Plastic MSOP –40°C to 125°CLTC6957IMS-3#PBF LTC6957IMS-3#TRPBF 69573 12-Lead Plastic MSOP –40°C to 85°CLTC6957HMS-3#PBF LTC6957HMS-3#TRPBF 69573 12-Lead Plastic MSOP –40°C to 125°CLTC6957IMS-4#PBF LTC6957IMS-4#TRPBF 69574 12-Lead Plastic MSOP –40°C to 85°CLTC6957HMS-4#PBF LTC6957HMS-4#TRPBF 69574 12-Lead Plastic MSOP –40°C to 125°Cさらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。* 温度グレードは出荷時のコンテナのラベルで識別されます。無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/ をご覧ください。テープアンドリールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/ をご覧ください。


http://www.linear-tech.co.jp/leadfree/

http://www.linear-tech.co.jp/tapeandreel/

LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

46957f


電気的特性

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

入力（IN–、IN+）fIN Input Frequency Range l 300 MHz

VINSE Input Signal Level Range, Single-Ended l 0.2 0.8 2 VP-P

VINDIFF Input Signal Level Range, Differential l 0.2 0.8 2 VP-P

tMIN Minimum Input Pulse Width “H”または“L” 0.5 ns

VINCM Self-Bias Voltage, IN+, IN– l 1.8 2.06 2.3 V

RIN Input Resistance, Differential l 1.5 2 2.5 kΩ

CIN Input Capacitance, Differential 0.5 pF

BWIN Input Section Small Signal Bandwidth (–3dB) FILTB = L, FILTA = L FILTB = L, FILTA = H FILTB = H, FILTA = L FILTB = H, FILTA = H

1200 500 160 50

MHz MHz MHz MHz

出力（LVPECL）VOH Output High Voltage LTC6957I

LTC6957Hl

l

V+ – 1.22 V+ – 1.22

V+ – 0.98 V+ – 0.98

V+ – 0.93 V+ – 0.87

V V

VOL Output Low Voltage LTC6957I LTC6957H

l

l

V+ – 2.1 V+ – 2.1

V+ – 1.8 V+ – 1.8

V+ – 1.67 V+ – 1.62

V V

VOD Output Differential Voltage l ±660 ±810 ±965 mV

tr Output Rise Time 180 ps

tf Output Fall Time 160 ps

tPD Propagation Delay FILTB = L, FILTA = L FILTB = L, FILTA = H FILTB = H, FILTA = L FILTB = H, FILTA = H

l

l

l

l

0.35 0.5 0.6 1.1 3.2

0.7 0.8 1.3 4

ns ns ns ns

∆tPD/∆T Propagation Delay Variation Over Temperature FILTB = L, FILTA = L FILTB = L, FILTA = H FILTB = H, FILTA = L FILTB = H, FILTA = H

l

l

l

l

0.1 0.1 0.11 0.15

ps/°C ps/°C ps/°C ps/°C

∆tPD/∆V Propagation Delay Variation vs Supply Voltage FILTB = L, FILTA = L l 4 50 ps/V

tSKEW Output Skew, Differential, CH1 to CH2 l 3 30 ps

tMATCH Output Matching (OUTx+ to OUTx–) See Timing Diagram l 2.5 30 ps

電源V+ V+ Operating Supply Voltage Range RLOAD = 50Ω to (V+– 2V) l 3.15 3.3 3.45 V

IS Supply Current Both Outputs Enabled (SD1 = SD2 = L) One Output Enabled (SD1 = L, SD2 = H or SD1 = H, SD2 = L) Both Outputs Disabled (SD1 = SD2 = H) Including Output Loads

No Output Loads No Output Loads No Output Loads RLOAD = 50Ω to (V+– 2V), ×4

l

l

l

l

18 15 0.7 58

22 19 1.2 72

mA mA mA mA

tENABLE Output Enable Time, Other SDx = L 40 µs

tWAKEUP Output Enable Time, Other SDx = H 120 µs

tDISABLE Output Disable Time, Other SDx = L 20 µs

tSLEEP Output Disable Time, Other SDx = H 20 µs

l は、全動作温度範囲の規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、V+ = 3.3V、SD1 = SD2 = 0.4V、 FILTA = FILTB = 0.4V、1.3Vに接続されたRLOAD = 50Ω。すべての電圧は、グランドを基準にしている。

LTC6957-1


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

56957f


電気的特性l は、全動作温度範囲の規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、V+ = 3.3V、SD1 = SD2 = 0.4V、 FILTA = FILTB = 0.4V、1.3Vに接続されたRLOAD = 50Ω。すべての電圧は、グランドを基準にしている。


デジタル・ロジック入力VIH High Level SD or FILT Input Voltage l V+ – 0.4 V

VIL Low Level SD or FILT Input Voltage l 0.4 V

IIN_DIG Input Current SD or FILT Pins l 0.1 ±10 µA

付加位相ノイズとジッタfIN = 300MHz Sine Wave, 7dBm (FILTA = L, FILTB = L) at 10Hz Offset at 100Hz Offset at 1kHz Offset at 10kHz Offset at 100kHz Offset >1MHz Offset Jitter (10Hz to 150MHz) Jitter (12kHz to 20MHz)

–130 –140 –150 –157

–157.5 –157.5

123 45

dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz fsRMS fsRMS

fIN = 122.88MHz Sine Wave, 0dBm (FILTA = H, FILTB = L) at 10Hz Offset at 100Hz Offset at 1kHz Offset at 10kHz Offset at 100kHz Offset >1MHz Offset Jitter (10Hz to 61.44MHz) Jitter (12kHz to 20MHz)

–137 –146

–154.6 –157

–157.2 –157.2

200 114


fIN = 100MHz Sine Wave, 10dBm (FILTA = L, FILTB = L) at 10Hz Offset at 100Hz Offset at 1kHz Offset at 10kHz Offset at 100kHz Offset >1MHz Offset Jitter (10Hz to 50MHz) Jitter (12kHz to 20MHz)

–138

–148.1 –156.8 –160.6 –161 –161 142 90


LTC6957-1


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

66957f






tMIN Minimum Input Pulse Width High or Low 0.5 ns

VINCM Self-Bias Voltage, IN+, IN– l 1.8 2 2.3 V



BWIN Input Section Small Signal Bandwidth FILTB = L, FILTA = L FILTB = L, FILTA = H FILTB = H, FILTA = L FILTB = H, FILTA = H

1200 500 160 50

MHz MHz MHz MHz

出力（LVDS）VOD Output Differential Voltage l 250 360 450 mV

∆VOD Delta VOD l 0.2 50 mV

VOS Output Offset Voltage l 1.125 1.25 1.375 V

∆VOS Delta VOS l 1.5 50 mV

ISC Short-Circuit Current l 3.9 6 mA




l

l

l

l

0.65 0.84 0.9 1.35 3.5

1.15 1.3 1.8 4.4

ns ns ns ns


l

l

l

l

0.5 0.6 0.7 1.8


∆tPD/∆V Propagation Delay Variation vs Supply Voltage FILTB = L, FILTA = L l 5 60 ps/V

tSKEW Output Skew, Differential, CH1 to CH2 l 3 50 ps

電源V+ V+ Operating Supply Voltage Range l 3.15 3.3 3.45 V

IS Supply Current Both Outputs Enabled (SD1 = SD2 = L) One Output Enabled (SD1 = L, SD2 = H or SD1 = H, SD2 = L) Both Outputs Disabled (SD1 = SD2 = H)

l

l

l

38 26 0.7

45 30 1.2

mA mA mA

tENABLE Output Enable Time, Other SDx = L 300 ns

tWAKEUP Output Enable Time, Other SDx = H 400 ns

tDISABLE Output Disable Time, Other SDx = L 40 ns

tSLEEP Output Disable Time, Other SDx = H 50 ns

電気的特性l は、全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、V+ = 3.3V、SD1 = SD2 = 0.4V、 FILTA = FILTB = 0.4V、RLOAD = 110Ω（差動）。すべての電圧は、グランドを基準にしている。

LTC6957-2


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

76957f



デジタル・ロジック入力VIH High Level SD or FILT Input Voltage l V+ – 0.4 V

VIL Low Level SD or FILT Input Voltage l 0.4 V

IIN_DIG Input Current SD or FILT Pins l 0.1 ±10 µA

付加位相ノイズとジッタfIN = 300MHz Sine Wave, 7dBm (FILTA = L, FILTB = L) 10Hz Offset 100Hz Offset 1kHz Offset 10kHz Offset 100kHz Offset >1MHz Offset Jitter (10Hz to 150MHz) Jitter (12kHz to 20MHz)

–124 –134

–143.5 –151.3 –154 –154 183 67


fIN = 122.88MHz Sine Wave, 0dBm (FILTA = H, FILTB = L) 10Hz Offset 100Hz Offset 1kHz Offset 10kHz Offset 100kHz Offset >1MHz Offset Jitter (10Hz to 61.44MHz) Jitter (12kHz to 20MHz)

–132.5 –142.5 –150.7 –156 –157 –157 203 116


fIN = 100MHz Sine Wave, 10dBm (FILTA = L, FILTB = L) 10Hz Offset 100Hz Offset 1kHz Offset 10kHz Offset 100kHz Offset >1MHz Offset Jitter (10Hz to 50MHz) Jitter (12kHz to 20MHz)

–132 –142 –151

–157.5 –159.5 –159.5

169 107


電気的特性l は、全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、V+ = 3.3V、SD1 = SD2 = 0.4V、 FILTA = FILTB = 0.4V、RLOAD = 110Ω（差動）。すべての電圧は、グランドを基準にしている。

LTC6957-2


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

86957f






tMIN Minimum Input Pulse Width High or Low 0.6 ns

VINCM Self-Bias Voltage, IN+, IN– l 1.8 2 2.3 V



BWIN Input Section Small Signal Bandwidth FILTB = L, FILTA = L FILTB = L, FILTA = H FILTB = H, FILTA = L FILTB = H, FILTA = H

1200 500 160 50

MHz MHz MHz MHz

出力（CMOS）VOH Output High Voltage No Load

–3mA Loadl

l

VDD – 0.1 VDD – 0.2

V V

VOL Output Low Voltage No Load 3mA Load

l

l

0.1 0.2

V V




l

l

l

l

0.8 0.95 1

1.5 3.6

1.6 1.8 2.4 4.8

ns ns ns ns


l

l

l

l

1.7 1.7 2 3


∆tPD/∆V Propagation Delay Variation vs Supply Voltage FILTB = FILTA = L, V+ = VDD l 100 200 ps/V

tSKEW Output Skew, CH1 to CH2 LTC6957-3 LTC6957-4

l

l

5

120

35 250

ps ps

電源V+ V+ Operating Supply Voltage Range l 3.15 3.3 3.45 V

VDD VDD Operating Supply Voltage Range VDD Must Be ≤V+ l 2.4 3.3 3.45 V

IS Supply Current, Pin 2 Both Outputs Enabled (SD1 = SD2 = L) One Output Enabled (SD1 = L, SD2 = H or SD1 = H, SD2 = L) Both Outputs Disabled (SD1 = SD2 = H)

l

l

l

24 24 0.7

27.5 27.5 1.2

mA mA mA

IDD Supply Current, Pin 11, No Load Static Dynamic, per Output

l

l

0.001 0.056

0.01 0.07

mA mA/MHz

tENABLE Output Enable Time, Other SDx = L 200 ns

tWAKEUP Output Enable Time, Other SDx = H 300 ns

tDISABLE Output Disable Time, Other SDx = L 20 ns

tSLEEP Output Disable Time, Other SDx = H 20 ns

電気的特性lは、全動作温度範囲の規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、V+ = VDD = 3.3V、SD1 = SD2 = 0.4V、 FILTA = FILTB = 0.4V、VDD/2へのRLOAD = 480Ω。すべての電圧は、グランドを基準にしている。

LTC6957-3/LTC6957-4


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

96957f



デジタル・ロジック入力VIH High Level SD or Filt Input Voltage l V+ – 0.4 V

VIL Low Level SD or Filt Input Voltage l 0.4 V

IIN_DIG Input Current SD or Filt Pins l 0.1 ±10 µA

付加位相ノイズとジッタfIN = 300MHz Sine Wave, 7dBm (FILTA = L, FILTB = L) 10Hz Offset 100Hz Offset 1kHz Offset 10kHz Offset 100kHz Offset >1MHz Offset Jitter (10Hz to 150MHz) Jitter (12kHz to 20MHz)

–123 –133 –143 –152 –156 –156 146 53


fIN = 122.88MHz Sine Wave, 0dBm (FILTA = H, FILTB = L) 10Hz Offset 100Hz Offset 1kHz Offset 10kHz Offset 100kHz Offset >1MHz Offset Jitter (10Hz to 61.44MHz) Jitter (12kHz to 20MHz)

–132 –142

–150.6 –156.5 –157.4 –157.4

192 109


fIN = 100MHz Sine Wave, 10dBm (FILTA = L, FILTB = L) 10Hz Offset 100Hz Offset 1kHz Offset 10kHz Offset 100kHz Offset >1MHz Offset Jitter (10Hz to 50MHz) Jitter (12kHz to 20MHz)

–135 –145 –153

–159.8 –161 –161 142 90


Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可能性がある。長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与える恐れがある。Note 2：各ダイオードをいずれかの電源に向けることによって、入力ピンIN+、IN–、FILTA、FILTB、SD1、およびSD2が保護される。入力がどちらかの電源レールを超える場合は、入力電流を10mA未満に制限する必要がある。FILTBに電流を流す場合、ピン6の電圧を4Vに制限する必要がある。ロジック・ピン（FILTA、FILTB、SD1、およびSD2）には、3.45Vの最大動作電源

電圧でのみ絶対最大入力電流が供給される。3.6Vの絶対最大電源電圧での10mAの入力電流は、電圧ストレスによる永続的な損傷を引き起こす恐れがある。Note 3： 3.6Vの絶対最大電源電圧で、LTC6957-3/LTC6957-4のCMOS出力は、損傷を引き起こさずに“L”の間は30mAをシンクでき、“H”の間は30mAをソースできる。ただし、オーバードライブ状態になった場合、または電源レールの外部から誘導性負荷のキックバック電流を受けた場合、30mAの電流によって、損傷を与える電圧ストレスが発生する可能性があり、VDDを3.15Vに制限しない限り、30mAの電流は保証されません。

電気的特性lは、全動作温度範囲の規格値を意味する。それ以外はTA = 25°Cでの値。注記がない限り、V+ = VDD = 3.3V、SD1 = SD2 = 0.4V、 FILTA = FILTB = 0.4V、VDD/2へのRLOAD = 480Ω。すべての電圧は、グランドを基準にしている。

LTC6957-3/LTC6957-4


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

106957f


標準的性能特性

電源電流と温度

イネーブルとウェイクアップスキューの標準的分布

入力自己バイアス電圧と温度電源電流と温度

出力電圧と負荷電流

LTC6957-1

TEMPERATURE (°C)–55

1.90

INPU

T VO

LTAG

E (V

)

2.05

2.15

2.20

–35 –15 5 25 45 65 85 105

69571234 G01

2.10

125

1.95

2.00

V+ = 3.45V

V+ = 3.3V

V+ = 3.15V

SUPPLY VOLTAGE (V)0.6

0

SUPP

LY C

URRE

NT (m

A)

6

10

20

0.9 1.2 1.5 1.8 2.1 2.4 2.7 3.0

69571234 G02

8

14

12

18

16

3.63.3

2

4

TA = 125°C

TA = –55°CTA = 25°C

NO OUTPUT LOADS

LOAD CURRENT (mA)–10

1.35

OUTP

UT V

OLTA

GE (V

)

1.50

1.60

2.55

2.50

–8 –6 –4 –2

69571234 G04

1.55

2.35

2.30

2.45

2.40

0

1.40

1.45VOL

VOH


46

SUPP

LY C

URRE

NT (m

A)

48

52

58

–35 –15 5 25 45 65 85 105

69571234 G06

50

56

54

125

V+ = 3.3V

V+ = 3.15V

V+ = 3.45V

50Ω “Y” LOAD TO GROUNDON BOTH CHANNELS

20ns/DIV

3.0V

0V

2.5V

1.5V

1.5V

69571234 G07

2.0V

2.0V

2.5V

MULTIPLE EXPOSURES, PERSISTENCE MODECLOCK I/O = 120MHzSD DRIVE ~ 140kHz, ASYNCHRONOUS

WAKE-UP: OUTPUTS WITHOTHER CHANNEL OFF

ENABLE: OUTPUTS WITHOTHER CHANNEL ON

SD

tSKEW (ps)

0

NUM

BER

OF U

NITS

100

69571234 G08

80

60

40

20

10–8–10 –6 –4 –2 0 2 4 6 8

PRODUCTION DATA,1ps RESOLUTION, ~1-2ps UNCERTAINTY

2 LOTS, 400 UNITS EACH,3 TEMPERATURES

OUT1+ TO OUT2+ RISING EDGETYPICAL OF ALL OUTPUT EDGES/PAIRS

= 125°C = 25°C = –55°C

電源電流と電源電圧

出力電圧と温度

差動出力と周波数

FREQUENCY (MHz)0

0

DIFF

EREN

TIAL

OUT

PUT

(VP-

P)

0.2

1.2

1.8

250 500 750 1000 1250 1500 1750

69571234 G09

1.0

1.6

1.4

0.8

0.6

0.4

2000

–55°C

125°C

25°C

0dBm INPUT


16.6

SUPP

LY C

URRE

NT (m

A)

17.2

17.8

18.6

–35 –15 5 25 45 65 85 105

69571234 G03

17.4

18.2

18.0

18.8

18.4

125

16.8

17.0

V+ = 3.3V

V+ = 3.15V

V+ = 3.45V

NO OUTPUT LOADS


1.4

OUTP

UT V

OLTA

GE (V

)

2.4

–35 –15 5 25 45 65 85 105 125

69571234 G05

1.6

2.2

VOL

VOH

V+ = 3.3V50Ω LOADS TO 1.3V


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

116957f



付加位相ノイズと電源電圧 122.88MHzでの付加位相ノイズ AMからPMへの変換

tPDと温度 tPDと温度 tPDと電源電圧および終端電圧

付加位相ノイズと入力周波数付加位相ノイズと振幅付加位相ノイズと温度

LTC6957-1


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G10

–135

–160

–150

–155

1M

300MHz

153.6MHz

100MHz

SINGLE-ENDED SINE WAVE INPUTAT 7dBm (500mVRMS)FILTA = FILTB = L


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G11

–135

–160

–150

–155

1M

0dBm, FILTA = H, FILTB = L

+10dBm, FILTA = FILTB = L

SINGLE-ENDED 100MHz SINE WAVE INPUTSEE APPLICATIONS INFORMATION

–10dBm, FILTA = L, FILTB = H


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G12

–135

–160

–150

–155

1M

25°C 125°C

–55°C

SINGLE-ENDED SINE WAVE INPUT,100MHz at 7dBm (500mVRMS)FILTA = FILTB = L


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G13

–135

–160

–150

–155

1M

3.3V

3.45V

3.15V

SINGLE-ENDED SINE WAVE INPUT,100MHz at 7dBm (500mVRMS)FILTA = FILTB = L


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G14

–135

–160

–150

–155

1M


7dBm, FILTA = FILTB = L

SINGLE-ENDED SINE WAVE INPUT

INPUT AMPLITUDE (dBm)–10

–5

NORM

ALIZ

ED P

HASE

(DEG

)

–1

0

5

–8 –6 –4 –2 0 2 4 6 8

69571234 G15

4

–4

–2

2

3

1

–3

10

–55°C

125°C25°C

EACH CURVE NORMALIZED TO 0° AT 0dBm

fIN = 300MHzV+ = 3.3V


t PD

(ns)

3.5

–35 –15 85 10545 655 25

69571234 G16

0.5

3.0

1.0

125

FILTA = L, FILTB = H

FILTA = H, FILTB = L

FILTA = FILTB = L

FILTA = FILTB = H


0.450

t PD

(ns)

0.550

–35 –15 85 10545 655 25

69571234 G17

0.475

0.525

0.500

125

V+ = 3.6V, 50Ω LOADS TO 1.9V

V+ = 3.0V, 50Ω LOADS TO 1.3V

V+ = 3.3V, 50Ω LOADS TO 1.3V

FILTA = FILTB = L

SUPPLY VOLTAGE (V)3

0.46

t PD

(ns)

0.56

3.1 3.2 3.53.3 3.4

69571234 G18

0.48

0.52

0.54

0.50

3.6

50Ω LOADS TO V+ –2V

50Ω LOADS TO FIXED 1.3V

FILTA = FILTB = L


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

126957f



出力電圧と温度出力電圧と負荷

イネーブルとウェイクアップ出力短絡電流と温度差動出力と周波数

電源電流と温度

出力電圧と負荷抵抗

LTC6957-2

入力自己バイアス電圧と温度


1.90

INPU

T VO

LTAG

E (V

)

1.95

2.05

2.20

–35 –15 5 25 45 65 85 105

69571234 G19

2.00

2.15

2.10

125

V+ = 3.15V

V+ = 3.3V

V+ = 3.45V


37.5

SUPP

LY C

URRE

NT (m

A)

38.5

38.0

39.5

41.0

–35 –15 5 25 45 65 85 105

69571234 G21

39.0

40.5

40.0

125

V+ = 3.3V

V+ = 3.45V

V+ = 3.15V

LOAD RESISTOR (Ω)0

0.8

OUTP

UT V

OLTA

GE (V

)

1.2

1.0

1.6

1.8

50 100 150 200

69571234 G22

1.4

250

OUT+

OUT–

DC DATA,IN+ > (IN– + 50mV)

V+ = 3.6VV+ = 3.3VV+ = 3V

USE OF RLOAD > 150ΩNOT RECOMMENDEDfIN MAY BE COMPROMISED


1.0

V OH,

VOL

AND

VOS

(V)

VOD (m

V)

1.5

–35 –15 85 10545 655 25

69571234 G23

1.1

1.3

1.4

1.2

380

430

390

410

420

400

125

VOH (MEASURED)

VOS (CALCULATED)

VOD (CALCULATED)

VOL (MEASURED)

VTEST LOAD VOLTAGE (V)0

1

OUTP

UT V

OLTA

GE (V

)

1.5

0.6 1.2 1.8

69571234 G24

1.4

1.2

1.3

1.1

2.4

OUT+

OUT–

LOAD STRESS PER TIA/EIA-644-A FIGURE 4

125°C25°C–55°C

20ns/DIV

3.0V

0V

1.5V

1.0V

1.5V

69571234 G25

2.0V

2.0V

1.0V

MULTIPLE EXPOSURES, PERSISTENCE MODECLOCK I/O = 120MHzSD DRIVE ~ 140kHz, ASYNCHRONOUS

SD

ENABLE: OUTPUTS WITHOTHER CHANNEL ON

WAKE-UP: OUTPUTS WITHOTHER CHANNEL OFF


3.75

SHOR

T-CI

RCUI

T CU

RREN

T (m

A)

3.85

4.00

–35 –15 5 25 45 65 85 105

69571234 G26

3.80

3.95

3.90

125

V+ = 3.15V

V+ = 3.45V

V+ = 3.3V

ANY ONE (1) OUTPUTSHORTED TO GROUND

FREQUENCY (MHz)0

0

DIFF

EREN

TIAL

OUT

PUT

(mV P

-P)

300

400

900

200 400 600 800 1000

69571234 G27

800

200

600

700

500

100

1200

–55°C

125°C

25°C

10dBm INPUTFILTA = FILTB = LRLOAD = 100Ω

SUPPLY VOLTAGE (V)0.6

0

SUPP

LY C

URRE

NT (m

A)

5

15

45

0.9 1.2 1.5 1.8 2.1 2.4 2.7 3

69571234 G20

10

25

20

35

30

40

3.63.3

TA = 25°C

TA = –55°C

TA = 125°C



LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

136957f




tPDと温度 tPDと温度 tPDと電源電圧


LTC6957-2


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G29

–135

–160

–150

–155

1M






–165

PHAS

E NO

ISE

(dBc

/Hz)

–160

–155

–130

1k 10k 100k

69571234 G30

–135

–145

–140

–150

1M

125°C

–55°C

SINGLE-ENDED SINE WAVE INPUT,100MHz AT 7dBm (500mVRMS)FILTA = FILTB = L

25°C


–165

PHAS

E NO

ISE

(dBc

/Hz)

–160

–155

–130

1k 10k 100k

69571234 G31

–135

–145

–140

–150

1M

3.45V

3.3V 3.15V



–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G32

–135

–160

–150

–155

1M





–5

NORM

ALIZ

ED P

HASE

(DEG

)

–1

0

5

–8 –6 –4 –2 0 2 4 6 8

69571234 G33

4

–4

–2

2

3

1

–3

10

125°C

–55°C

EACH CURVE NORMALIZED TO 0° AT 0dBm

25°C

fIN = 300MHzV+ = 3.3V


0.5

t PD

(ns)

4.0

–35 –15 85 10545 655 25

69571234 G34

1.0

3.0

1.5

125



FILTA = FILTB = L100Ω LOAD

FILTA = FILTB = H


0.825

t PD

(ns)

0.875

0.850

0.925

0.950

–35 –15 5 25 45 65 85 105

69571234 G35

0.900

125

V+ = 3.6V

V+ = 3.3V

V+ = 3.0V


SUPPLY VOLTAGE (V)3

0.84

t PD

(ns)

0.88

0.86

0.92

0.96

0.94

3.1 3.2 3.3 3.4 3.5

69571234 G36

0.90

3.6

125°C

25°C

–55°C



–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G28

–135

–160

–150

–155

1M

300MHz

100MHz

153.6MHz



LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

146957f



付加位相ノイズと電源電圧

入力自己バイアス電圧と温度電源電流と温度


電源電流と温度出力電圧振幅と周波数

LTC6957-3/LTC6957-4



1.90

INPU

T VO

LTAG

E (V

)

1.95

2.05

2.20

–35 –15 5 25 45 65 85 105

69571234 G37

2.00

2.15

2.10

125

V+ = 3.3V

V+ = 3.45V

V+ = 3.15V


17

V DD

SUPP

LY C

URRE

NT (m

A)V

DD SUPPLY CURRENT (µA)18

19

21

–35 –15 5 85 105

69571234 G44

20

0.01

0.1

1

100

10

12525 45 65

DYNAMIC, ONE (1) OUTPUT ACTIVE AT 312.5MHz,13pF LOAD, LEFT AXISOTHER OUTPUT DISABLED

STATIC, NO DC LOAD,RIGHT (LOGARITHMIC)AXIS

V+ = VDD = 3.3V

FREQUENCY (MHz)0

1

OUTP

UT S

WIN

G (V

P-P)

3.0

100 200 300 400 500 600 700 800 900

69571234 G45

1.5

2.5

2.0

1000

–55°C 125°C25°C

CAUTION: AT VERY HIGH FREQUENCIES,THE CMOS OUTPUTS MAY NOT TOGGLE AT ALL DEPENDING ON INPUT FREQ-UENCY, AMPLITUDE, SUPPLY VOLTAGE, OR TEMPERATURE

10dBm INPUTFILTA = FILTB = LIN DC1766ARLOAD = 133Ω AC-COUPLED


19.5

V+ S

UPPL

Y CU

RREN

T (m

A)

20.0

21.5

–35 –15 5 25 45 65 85 105

69571234 G39

21.0

20.5

125

V+ = 3.3V

V+ = 3.15V

V+ = 3.45V



V+ VOLTAGE (V)0

0

V+ SUP

PLY

CURR

ENT

(mA)

5

15

25

0.6 1.2 1.8 2.4 3

69571234 G38

10

20

3.6

–55°C

25°C

125°C

VDD VOLTAGE (V)0

0

V DD

CURR

ENT

(mA)

1

3

5

0.6 1.2 1.8 2.4 3

69571234 G43

2

4

3.6

125°C25°C –55°C

LOAD CURRENT (mA)0

0

OUTP

UT V

OLTA

GE (V

)

0.50

0.25

VDD – 0.25

VDD

5 10 15

69571234 G40

VDD – 0.5

VDD – 0.75

20

OUTPUT LOW,SINKING CURRENT

OUTPUT HIGH,SOURCING CURRENT

VDD = 3.6VVDD = 3.3VVDD = 3VVDD = 2.7VVDD = 2.4V

LOAD CURRENT (mA)0

0

OUTP

UT V

OLTA

GE (V

)

0.50

0.25

VDD – 0.25

VDD

5 10 15

69571234 G41

VDD – 0.5

20

OUTPUT LOW,SINKING CURRENT

OUTPUT HIGH,SOURCING CURRENT

–55°C

VDD = 3.3V

125°C

125°C

–55°C 25°C

25°C

VDD – 0.75


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G42

–135

–160

–150

–155

1M

3.0V

2.4V

2.7V

3.3V

SINGLE-ENDED SINE WAVE INPUT,100MHz at 7dBm (500mVRMS)V+ = 3.3V, VDD AS SHOWNFILTA = FILTB = L


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

156957f




tPDと温度 tPDと温度 tPDと電源電圧


LTC6957-3/LTC6957-4


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G46

–135

–160

–150

–155

1M

300MHz

100MHz


153.6MHz


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G47

–135

–160

–150

–155

1M






–165

PHAS

E NO

ISE

(dBc

/Hz)

–160

–155

–130

1k 10k 100k

69571234 G48

–135

–145

–140

–150

1M

25°C

125°C

–55°C



–165

PHAS

E NO

ISE

(dBc

/Hz)

–160

–155

–130

1k 10k 100k

69571234 G49

–135

–145

–140

–150

1M

3.15V

3.45V

3.3V

SINGLE-ENDED SINE WAVE INPUT,100MHz AT 7dBm (500mVRMS)V+ = VDDFILTA = FILTB = L


–165

PHAS

E NO

ISE

(dBc

/Hz)

–145

–140

–130

1k 10k 100k

69571234 G50

–135

–160

–150

–155

1M





–5

NORM

ALIZ

ED P

HASE

(DEG

)

–1

0

5

–8 –6 –4 –2 0 2 4 6 8

69571234 G51

4

–4

–2

2

3

1

–3

10

125°C

–55°C

25°C

EACH CURVE NORMALIZED TO 0° AT 0dBmfIN = 300MHzV+= VDD

= 3.3V


0.5

t PD

(ns)

4.0

–35 –15 85 10545 655 25

69571234 G52

1.0

3.0

1.5

125

FILTA = FILTB = L



FILTA = FILTB = H

FALLING EDGE


0.75

t PD

(ns)

1.15

–35 –15 85 10545 655 25

69571234 G53

1.00

1.10

1.05

0.85

0.80

0.95

0.90

125

FALLING EDGE

RISING EDGE

FILTA = FILTB = L

VDD SUPPLY VOLTAGE (V)2.4

0.94

t PD

(ns)

1.06

2.55 2.7 3.453.15 3.32.85 3

69571234 G54

1.00

1.04

1.02

0.98

0.96

3.6

V+ = 3.45V

V+ = VDD

RISING EDGE


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

166957f


ピン機能FILTA、FILTB（ピン1、ピン6）：入力帯域幅制限制御。これらのCMOSロジック入力は、アンプの初段の帯域幅を制御します。低スルーレート信号の場合、この機能を使用することによって、非常に小さい位相ノイズを実現できます。詳細については、「アプリケーション情報」のセクションを参照してください。

V+（ピン2）：電源電圧（3.15V～3.45V）。この電源には、ノイズやリップルがないようにする必要があります。0.1μFのコンデンサを使用して、このピンをGND（ピン5）に直接バイパスします。

IN+、IN–（ピン3、ピン4）：入力信号ピン。これらは差動入力ですが、シングルエンド信号とインタフェースをとることもできます。正弦波信号や、CML、LVPECL、TTL、またはCMOSのロジック信号を入力できます。詳細については、「アプリケーション情報」のセクションを参照してください。

GND（ピン5）：グランド。最高の性能を得るために、低インダクタンスのグランド・プレーンに接続します。V+（ピン2）のバイパス・コンデンサへの接続は、低インダクタンスの経路を直接経由する必要があります。

SD1、SD2（ピン12、ピン7）：出力イネーブル制御。これらのCMOSロジック入力は、それぞれOUT1出力およびOUT2出力のイネーブルとディスエーブルを制御します。両方の出力をディスエーブルすると、LTC6957は低消費電力のシャットダウン状態になります。

LTC6957-1の場合OUT1–、OUT1+（ピン10、ピン11）： LVPECL出力。通常はV+

電源より低い2V電源に接続された50Ωの抵抗によって終端される、差動ロジック出力。詳細については「アプリケーション情報」のセクションを参照してください。

OUT2–、OUT2+（ピン9、ピン8）： LVPECL出力。通常はV+電源より低い2V電源に接続された50Ωの抵抗によって終端される、差動ロジック出力。詳細については「アプリケーション情報」のセクションを参照してください。

LTC6957-2の場合OUT1–、OUT1+（ピン10、ピン11）：ほぼTIA/EIA-644-Aに準拠するLVDS出力。詳細については「アプリケーション情報」のセクションを参照してください。

OUT2–、OUT2+（ピン9、ピン8）：ほぼTIA/EIA-644-Aに準拠するLVDS出力。詳細については「アプリケーション情報」のセクションを参照してください。

LTC6957-3/LTC6957-4の場合OUT1、OUT2（ピン10、ピン9）： CMOS出力。詳細については「アプリケーション情報」のセクションを参照してください。

VDD（ピン11）：出力電源電圧（2.4V～3.45V）。最高の性能を得るために、このピンをV+（ピン2）と同じ電源に接続します。出力をさらに低いロジック・レールにする必要がある場合は、別の電源に接続できます。ただし、正しく動作するために、この電圧をピン2の電圧以下にする必要があります。この電源にも、ノイズやリップルがないようにする必要があります。0.1μF

のコンデンサを使用して、このピンをGNDOUTピン（ピン8）に直接バイパスします。

GNDOUT（ピン8）：出力ロジックのグランド。最高の性能を得るために、低インダクタンスのグランド・プレーンに接続します。VDD（ピン11）のバイパス・コンデンサへの接続は、低インダクタンスの経路を直接経由する必要があります。

LTC6957-xDDの場合露出パッド（ピン13）：下にあるDFN露出パッドを、必ずGND

（ピン5）に接続します。DDパッケージの定格θJAを達成するには、PCBへの良好な熱接続が存在する必要があります。


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

176957f


ブロック図

6957 BD

FILTA

FILTB OUT1+

OUT1–

OUT2–

OUT2+

IN+

IN–

SD1

SD2

V+

GND

LTC6957-1 and LTC6957-2

1

6 11

10

9

8

3

4

122

75

FILTA

FILTBVDD

OUT1

OUT2

GNDOUT

IN+

IN–

SD1

SD2

V+

GND

LTC6957-3 and LTC6957-4

1

611

10

9

8

3

4

122

75


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

186957f


タイミング図

6957 TD1

SD1

SD2

INPUT

OUT1+/OUT1OUT1–

OUT2+/OUT2OUT2–

OUT1+/OUT1

OUT1–

OUT2+/OUT2

OUT2–

tDISABLE

tPD

tWAKEUPtENABLEtSLEEP

INPUTSEE APPLICATIONS INFORMATION FOR LOGIC BEHAVIOR DURING SHUTDOWN SPECIFIC TO LVPECL/LVDS/CMOS

DETAIL

90%

10%

90%

10%

tRISE

tFALL

tMATCH

tSKEW

50%

50%


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

196957f


アプリケーション情報一般的な検討事項LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4は、要求の厳しい低位相ノイズアプリケーション用に設計された、低ノイズのデュアル出力クロック・バッファです。これらのデバイスは、適切に適用された場合、他のソリューションでは位相ノイズが大幅に劣化するような状況で、位相ノイズ性能を保つことができます。これらは、ロジック・コンバータとしても役立ちます。

ただし、これらのバッファ・デバイスは、入力信号に存在する位相ノイズを除去または低減することはできません。ほとんどの低位相ノイズ回路と同様に、LTC6957-1/LTC6957-2/

LTC6957-3/LTC6957-4を不適切に適用すると、さまざまなメカニズムによって位相ノイズが増大することがあります。以下の情報を活用すれば、そのような結果を回避できるでしょう。

LTC6957は、A/Dコンバータのエンコード入力またはミキサの入力を駆動する高性能クロック信号を用いて使用するように設計されています。そのようなクロックを、デジタル信号として扱わないでください。デジタル・ロジックの長所は、電圧とタイミングの両方に、悪影響が生じるまでのノイズ・マージンが存在することです。対照的に高性能クロック信号の場合、タイミング誤差に対して、システム性能が低下するまでのマージンが存在しません。LTC6957の前後とLTC6957内を含むクロック信号チェーン全体を設計する際に、この違いに留意することを推奨します。

入力インタフェース入力段は、LTC6957のすべてのバージョンで同じであり、振幅の小さな正弦波信号と、ノイズを抑えて簡単にインタフェースをとるために設計されています。他のロジック・タイプは、ノイズ保護の問題が軽減されるため、直接または少ない労力でインタフェースをとることができます。

LTC6957の入力段の簡略回路を図1に示します。これらのダイオードは、すべて保護用です。これらのダイオードは、ESD

の発生、および入力オーバードライブによる損傷から、低ノイズのNPNデバイスを保護します。

入力段を最適なDCレベルでバイアスするためにある各抵抗は、ノイズを増やすことなくフロートのままにするには大きすぎます。そのため、低ノイズ用途の場合、両方の入力を必ず低ACインピーダンスに接続します。シングルエンド・アプリケーションの未使用の入力では、グランド/リターンに接続されたコンデンサが不可欠です。

図2aに、シングルエンドLVPECLロジックによってLTC6957とインタフェースをとる方法を示します。図2bに、差動LVPECL

信号によるLTC6957の駆動方法を示します。図に示したコンデンサには、10nFの安価な（できれば小さなSMTケースに収まった）セラミック・コンデンサを使用できます。100MHzを超えて使用する場合、直列共振を防ぐために、小さな値のコンデンサを使用した方が望ましいことがあります。コンデンサがDC入力に接続されていても、この直列共振によって図2aのノイズが増加することがあります。このことは、このデータ・シート全体で、入力に接続されたすべてのコンデンサに当てはまります。

図2aのRTERMは、伝送線を終端するためにあり、その実装はユーザに任されています。これを、受動的に生成されてグランドに大きくバイパスされるにVTTに接続する場合、図のように、10nFのコンデンサをLTC6957の反転入力からグランドへの接続に使用することが適切です。ただし、終端が、アクティブに生成されたVTT電圧になる場合、反転入力のコンデンサを、グランドではなくそのVTTに接続したほうが、ノイズが低くなることがあります。

図2bでは、LTC6957の両方の入力が駆動されて、差動入力信号のサイズが増え、VTTなどの同相電圧からのノイズが最小限に抑えられます。これらによって、実現可能な位相ノイズが改善されます。

両方で同じ終端を使用する限り、さまざまな終端技術を使用できます。使用される構成は、あまり問題ではありません。

図1．6957 F01

FILTA

FILTB

IN+

IN–

V+

GND

1.8k

3.2k2mA

1.2k

1.2k

1

6

3

4

2

FILTERS

5


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

206957f


アプリケーション情報

図2．

図3．シングルエンド50Ω入力電源

図4．

図4に、電流モード・ロジック（CML）信号とLTC6957の入力との間のインタフェースを示します。終端の仕様は、使用される特定のCMLドライバによって変わります。図4では、配線の負荷端部のみでの終端を示していますが、配線のソース端部も終端されているアプリケーションに対して、同じLTC6957

インタフェースが適しています。図4aでは、LTC6957との差動信号インタフェースを示しています。このインタフェースは、LTC6957で必要なDC入力レベルのため、AC結合する必要があります。

図4bは、LTC6957を駆動するシングルエンドCML信号を示しています。これは、差動CMLの場合に比べて、ノイズと電磁波に対して脆弱であるため、通常は使用されません。この信号は、終端抵抗から取り込まれた電流によって作成されるため、本質的にRTERMが接続されている電源電圧を基準にします。この理由により、他のLTC6957は、図に示すように、電源電圧をAC電圧の基準にする必要があります。

ここに示した極性の変化は、図のわかりやすさのみを目的にしており、LTC6957の入力端子を交換することによって反転することができます。

図2bでは、RTERMは、共通の点で受動的なVTTを生成するY字型の構成で示されています。ほとんどの3.3V LVPECLデバイスは差動出力を備えており、図のように3つの50Ω抵抗を使用して終端できます。

図3に、LTC6957との50Ω RF信号源インタフェースを示します。純音（正弦波）入力の場合、図3は、最大10dBmまで処理できます。ほとんどのアプリケーションでは、図のような広帯域の50Ωマッチングで十分ですが、振幅の小さい入力信号の場合、狭帯域のリアクティブ・マッチング・ネットワークを使用することで、性能がさらに改善することがあります。

6957 F0310nF

50Ω

–

+LTC6957

50Ω

SOURCE

10nF

6957 F04a

RTERMRTERM

–

+LTC695710nF

10nF

6957 F04b

RTERM

–

+LTC6957

Figure 4b. Single-Ended CML Input

Figure 4a. Differential CML Input

10nF

10nF

図4a．差動CML入力

図4b．シングルエンドCML入力

6957 F02b

6957 F02a10nF

RTERM

–

+LTC6957

Figure 2a. Single-Ended LVPECL Input

3.3V

–

+LTC6957

Figure 2b. Differential LVPECL Input

3.3V

3×RTERM

図2a．シングルエンドLVPECL入力

図2b．差動LVPECL入力


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

216957f


アプリケーション情報図5に、LVDS（EIA-644-A）の信号対によって駆動されているLTC6957を示します。これは、図に示すように、単に差動で信号対を終端し、AC結合してLTC6957に接続するという問題です。LTC6957のDC同相電圧は、LVDS規格とは互換性がありません。

110Ωと100Ωの終端の選択は、任意（EIA-644-A規格では、90Ω～132Ωが許容されます）ですが、配線対の差動インピーダンスにマッチングするように選択する必要があります。終端素子とAC結合素子は、できるだけLTC6957の近くに配置してください。

DC結合が必要な場合（例えば、LVDSの入力クロックが停止している間、LTC6957の出力位相を制御する場合）、2つの3K抵抗を、図5の2つのコンデンサと平行して接続できます。EIA/TIA-644-Aに準拠するドライバは、この負荷（仕様4.1.1よりも少ない負荷）を駆動できます。クロック（>100kHz）が動作しているときに、LTC6957に入力される差動電圧は、最大LVDSレベルになります。クロックが停止したときに、各抵抗および1.2kの内部抵抗（図1）によって作成されるDC差動電圧は、100mVになります。これは、必要なLTC6957の出力極性を保証するために、なお十分な電圧です。位相ノイズ性能に必要な最小のコンデンサを選択することによって、クロックを再始動したときのセトリング・トランジェントが最小になります。

CMOSロジックとのインタフェース

ここまで図で説明した一連のロジックは、低位相ノイズのリファレンス信号やクロック信号を配線して分配するための、通常はCMOSロジックよりも好ましい選択です。これまで示したすべてのロジック・タイプは、低インピーダンスの終端を使用する場合に適しています。LVPECLまたはCMLを使用する場合、ほとんどの場合で差動信号が存在し、LVDSを使用する場合、常に差動信号が存在します。差動信号は、リファレンス・クロックに障害を引き起こす恐れのあるノイズや干渉をピックアップした場合に備えて、誤差用の多くのマージンを提供します。

一方、CMOSは、50Ωの負荷を駆動できず、通常はシングルエンドで配線されます。また、CMOSは、その性質上、ノイズを含む可能性のある電源電圧に、しばしば結合されます。

LTC6957-3/LTC6957-4は、CMOS出力を提供します。そのため、低位相ノイズ・アプリケーションのための選択としてCMOSが適切ではないということを読んで、意外に思うかもしれません。しかし、CMOS信号を低位相ノイズ・アプリケーションで使用する場合の課題と制限を認識している設計者には、これらのデバイスが有用であることがわかるはずです。詳細については、「LTC6957-3/LTC6957-4のCMOS出力」のセクションを参照してください。

CMOS信号を含むLTC6957を駆動する最も良い方法は、差動駆動を提供することです。ただし、それを使用できない場合、スキューを損なうなどの問題が発生するリスクを負うことなく差動CMOS信号を作成するための方法が、いくつか存在します。そのため、シングルエンドのCMOS信号が標準であり、これを使用してLTC6957を駆動する場合、注意が必要です。

主な注意点は、すべての配線を終端して、反射を最小限に抑えるということです。CMOSロジックには、通常は（LTC6957が減衰せずに処理できる信号数よりも）多くの信号が存在します。LTC6957の入力信号の振幅における重要性は、信号反射の悪影響を避けることに比べて、通常は二次的になります。終端に関する主な注意点は、LTC6957に供給する入力波形のスルー・レートを、重要なすべての遷移において最大にするということです。前のエッジの反射による破壊的なリンギング /セトリングの追加または電流エッジの開始によって立ち上がりエッジの速度が低下した場合、位相ノイズ性能が低下します。このことはすべてのロジック・タイプに当てはまりますが、CMOSを使用した場合、特に問題になります。これは、CMOS

のスルー・レートが高速であることと、CMOSの性質上、終端をクリーンにすることに適していなことによります。

ポイントツーポイント配線が最良であり、デイジーチェーン配線を行わないように注意する必要があります。これは、終端された端点が、配線上でクリーンな遷移が現れる唯一の点である場合があるためです。初期の負荷では、遷移領域でドウェル時間が発生する場合もあり、これによって位相ノイズ性能が大きく低下します。

図5．LVDS入力

6957 F05

110Ω

–

+LTC695710nF

10nF


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

226957f


図6．CMOS入力

図6に、LTC6957のインタフェースに推奨されるCMOSを示します。図に示す伝送線は、PCB配線です。各部品の値は、50Ωの特性インピーダンス用ですが、Z0を他の値にする場合は、各部品の値を増減できます。ドライバのZOUTが含まれている場合、CMOSの出力に接続されたR1/R2分割器は、テブナン電圧を1/2にカットします。さらに重要なことに、この分割器は、50Ωのテブナン駆動抵抗を含む伝送線を駆動し、伝送線のZ0にマッチングします。伝送線の一方の端点には50Ωの負荷が存在し、反射を最小に抑えます。これによって、電圧がもう一度1/2に減衰されます。そのため、LTC6957の入力は、3V

のCMOSを使用して約800mVP-P、5VのCMOSを使用して約1.25VP-P、2.5VのCMOSを使用して約600mVP-Pになります。これらのレベルは、クリーンなエッジでも、すべて2VP-Pの最大入力振幅よりも小さくなり、高速スルー・レートで、LTC6957

の位相ノイズ性能を最大限に実現できます。

クトルに含まれるスプリアスや他の干渉によって、性能が低下しやすくなります。

入力抵抗LTC6957の入力抵抗（図1を参照）は、シャットダウン中も含め、常に存在しています。それらは、シャットダウン電流のうちの大きな部分を占めますが、この動作によって、LTC6957のシャットダウンとウェイクアップのサイクルが前の段に「キックバック」することを防ぎます。これが発生すると、安定化に時間がかかる大きな過渡電流が生じる場合があります。特に、結合容量の電荷が保存される、一般的なAC結合の場合に顕著です。

入力のフィルタリングLTC6957は、回路設計の最大帯域幅制限に加えて、3種類の狭帯域設定を持つ入力フィルタを備えています。

表1フィルタA フィルタB 帯域幅

“L” “L” 1200MHz（全帯域幅）“H” “L” 500MHz（–3dB）“L” “H” 160MHz（–3dB）“H” “H” 50MHz（–3dB）

スルーレートが遅い信号（例えば、100MHz未満の正弦波信号）の場合、この機能を使用することによって、極めて低い位相ノイズを実現できます。帯域幅制限は、基本周波数（の上）まで下がって発生するすべてのスペクトル・エネルギーの影響を制限するため、役立ちます。

特定のアプリケーションに使用する最良のフィルタ設定は、LTC6957の入力でのスルーレートを最大の決定要因とし、クロック周波数、振幅、および波形によって変わります。どのアンプのノイズも、その入力スルーレートに反比例して、dV/dtの電圧変化ノイズから時間ベース・ノイズに、位相ノイズを追加します。ただし、EMI/RFIの理由による正弦波の使用、信号損失などの、他の設計制約により、高速スルーレートを実現できない場合があります。入力のスルーレートを維持するには、LTC6957などの制限アンプが十分な帯域幅を持つ必要があります。ところが、スルーレートを維持するための帯域幅の追加は、位相ノイズを改善せず、エイリアシング・ノイズによる位相ノイズへの悪影響を招きます。


6957 F06

–

+LTC6957

R175Ω

CMOS

ROUT ≈ 25Ω

R2100Ω

50Ω

Z0 = 50Ω

各種のコンデンサはAC結合用であり、動作周波数においてZ << 50Ωである必要があります。これらのコンデンサによって、LTC6957は固有のDC入力バイアス・レベルを設定し、12.4mA

（3.3Vを供給されるドライバの場合）において顕著になるDC

電流ドレインを減らすことができます。この電流ドレインは、テブナン・インピーダンスが配線のZ0と等しくなるように注意して、R1/R2ネットワークでの減衰を増やすことによって、（ある程度のノイズの増加を代償にして）減らすことができます。

CMOSロジックを使用する場合、（同一のデバイスの）すべての出力ドライバの使用方法を検討することが重要になります。最高の性能を得るには、デバイス全体をLTC6957の駆動に専念させる必要があります。あるいは、他のゲートを同じパッケージ内に配置して使用する必要がある場合、それらのゲートは、同じタイミング信号（ファンアウトの場合など）のみを伝えるか、一度に1つのタイミング信号のみが処理されるように時間で多重化する必要があります（システムの異なる部分の選択的シャットダウンを多重化する場合など）。そうしない場合、ドライバ内の他の信号処理に関連する、位相ノイズ・スペ


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

236957f


4種類のフィルタ設定の最適なスルーレートの範囲を、表2に示します。

表2フィルタA フィルタB 入力スルーレート（V/μs）

“L” “L” >400

“H” “L” 125 to 400

“L” “H” 40 to 125

“H” “H” <40

これを調べるもう1つの方法は、表3に示すように、周波数範囲が入力振幅に依存する正弦波のケースを検討することです。

表3周波数範囲

入力振幅（dBm）

FILTA = L、FILTB = L （MHz）

FILTA = H、 FILTB = L （MHz）

FILTA = L、 FILTB = H （MHz）

FILTA = H、 FILTB = H （MHz）

10 >63 20～63 6.3 to 20 <6.3

5 >112 35～112 11 to 35 <11

0 >200 63～200 20 to 63 <20

–5 >112 35～112 <35

–10 >200 63～200 <63

図7は、100MHzでのLTC6957-1の付加位相ノイズの測定結果を示しています。ここでは、さまざなま入力スルーレートで

のフィルタ設定間のトレードオフが示されています。これらの各グラフは、4種類のフィルタ設定と1つの入力振幅（図7aは+10dBm、図7bは0dBm、図7cは–10dBm）を示しています。 4種類のフィルタ設定は、すべて同じ色で示されています。

100MHz、+10dBmでは、入力スルーレートは628V/μsです。表2は、使用する最良のフィルタ設定がFILTA = FILTB = L

であることを示しています。この設定は、図7aのケースであることがわかります。

次のフィルタ設定でのノイズはわずかに高いのみですが、最大フィルタのケースでは、最大10dBの追加ノイズが存在します。

100MHz、0dBmでは、入力スルーレートは198V/μsです。表2

は、使用する最良のフィルタ設定が FILTA = H、FILTB = Lであることを示しています。この設定は、図7bのケースであることがわかります。図7aから図7bにかけて入力が10dB減少したため、青い線が5dB上昇する一方、緑の線は3dBだけ上昇しています。

100MHz、–10dBmでは、入力スルーレートは63V/μsです。表2

は、使用する最良のフィルタ設定が FILTA = L、FILTB = Hであることを示しています。この設定は、図7cのケースであることがわかります。入力が、図7aから図7bにかけて10dB減少し、さらに図7cで10dB減少したため、赤い線が3dBだけ上昇してから、さらに4dB上昇しています。一方、緑と青の線は、非常に急激に上昇しています。



–165

PHAS

E NO

ISE

(dBc

/Hz)

–140

1k 10k 100k

69571234 F07a

–160

–150

–145

–155

1M


FILTA = FILTB = L

FILTA = FILTB = H


SINGLE-ENDED SINE WAVE INPUT, 100MHz AT 10dBm (2VP-P)LTC6957-1


–165

PHAS

E NO

ISE

(dBc

/Hz)

–140

1k 10k 100k

69571234 F07b

–160

–150

–145

–155

1M


FILTA = FILTB = L

FILTA = FILTB = H


SINGLE-ENDED SINE WAVE INPUT, 100MHz AT 0dBm (632.5mVP-P)LTC6957-1


–165

PHAS

E NO

ISE

(dBc

/Hz)

–140

1k 10k 100k

69571234 F07c

–160

–150

–145

–155

1M

FILTA = L, FILTB = HFILTA = H, FILTB = L

FILTA = FILTB = LFILTA = FILTB = H

SINGLE-ENDED SINE WAVE INPUT, 100MHz AT –10dBm (200mVP-P)LTC6957-1

図7．入力振幅が変化した場合の100MHz付加位相ノイズ

(a) (b) (c)


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

246957f


図8．LTC6957-2の伝播遅延とオーバードライブ

OVERDRIVE (mV)0

500

t PD

(ps)

600

700

800

900

1500

10 20 30 40 50 60 70 80 90

6957 F08

1400

1300

1200

1100

1000

100

tPD–

IN+ OFFSETTED ±50mVDCIN– DRIVEN 100mVP-PFILTA = FILTB = L

tPD+

アプリケーション情報図7aから図7cにかけて見られる1つの重要な観察は、特定の条件に対して最悪のフィルタ設定は確かに避ける必要があるが、最適なフィルタ設定を使用するか、それとも次に最適なフィルタ設定を使用するかは、大差がないということです。これは、これらのフィルタ設定が、位相ノイズに関して常に同程度であるためです。そのため、設計に、1オクターブまたは2倍の範囲の振幅または周波数が存在する場合、表2と表3を使用して、アプリケーションの範囲に最も近い範囲を持つフィルタ設定を選択すれば、十分です。ノイズ違反は、範囲内のどこでも深刻にはなりません。

明らかに、入力フィルタは、LTC6957への高スルーレートの大入力信号にはあまり役立ちません。図1に示すように、フィルタの前の入力には差動対が存在します。そのため、フィルタの手前で既に制限が生じています。幸い、大入力信号を使用した場合、小入力信号を使用した場合よりも、通常は性能が良くなります。これは、位相ノイズが、信号対ノイズの現象であるためです。

入力駆動および出力スキューLTC6957のすべてのバージョンは、非常に良好なスキューを備えています。仕様の制限は、ほぼ全体的にテスト・マージンから成ります。±1ps以内の精度で測定する必要がある場合、異なる出力間のスキューを検証することは、たとえ実験的にでも、困難です。1ナノ秒当たり6"として良く知られているFR-4

での電磁伝搬速度では、LTC6957のスキューは、わずか6ミルのPCB配線の配線長の差による影響を受けます。

LTC6957の tPDとtSKEWは、50mVのオーバードライブを伴う100mVステップに対して、指定されます。これは、高速コンパレータでは一般的ですが、LTC6957のようなデバイスの標準的応用例での使用を反映していない場合があります。LTC6957の伝搬遅延は、高速コンパレータがそうであるように、オーバードライブが少ないと増加し、オーバードライブが多いと減少します。これほどではないが、オーバードライブが同じでも、信号が大きいほど（例えば、–200mV～50mVの差動入力ステップ）伝搬遅延が増大します。ただし、この影響は小さく、通常は無視できます。

この挙動の結果、デューティ・サイクルが正確に50%ではないAC結合入力で駆動される場合、立ち上がりエッジの伝搬遅延と立ち下がりエッジの伝搬遅延との間で不一致が生じると

考えられます。LTC6957の入力は、内部でDC結合されます。図1に示すように、電源電圧の約64%でバイアスが与えられます。正確に50%のデューティ・サイクルを持つAC結合入力信号には、2つの信号方向で対称なレベルのオーバードライブが現れます。例えば、入力信号が48%のデューティ・サイクルを持つ100mVP-Pの方形波である場合、それは、48%の“H”時間と52%の“L”時間を意味し、平均DC電流は、“L”電圧レベルを超える48mVになります。これは、立ち上がりエッジに52mVのオーバードライブが存在し、立下りエッジに48mVのオーバードライブが存在することを意味します。

この結果として、立ち上がりエッジの tPDは、立下りエッジのtPDよりも早くなります。これにより、出力のデューティ・サイクルは、入力のデューティ・サイクルよりも50%に近づきます。図8は、IN–に2V～2.1Vの方形波を入力し、IN+のDC電圧をこれら2つの電圧レベルの間で変化させた、LTC6957-2の測定結果を示します。X軸に、tPD+データのオーバードライブ・レベルと、tPD–データの100mV - オーバードライブ・レベルを示します。これらは、AC結合によって予想外に発生する場合がある、tPD のレベルの変化を示しています。1桁のミリボルトおよびピコ秒まで測定したときに、測定結果が不正確に大きくなった部分を、破線で示しています1。図からわかるように、tPD+とtPD–は、2つのオーバードライブ・レベルが同じになる50mVにおいて非常によく一致しています。

1 2mV～3mV未満では、入力オフセットと小さい入力ヒステリシスの影響が大きすぎる。ただし、通常動作では、どちらも問題になるほどの大きさではない。


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

256957f


在しません。そのため、デバイスの外部で両方の出力を終端し、バイアスする必要があります。なお、シャットダウン中に、電流源のみが遮断されます。それでも、出力NPNのベースがプルアップ抵抗に接続されているため、シャットダウン中に両方の出力は“H”に引き上げられます。低消費電力を実現する場合、ユーザ側で外部の負荷を切断する必要があります。

LTC6957-1の出力を終端し、バイアスする最も簡単な方法は、図9に示すように、差動出力を差動レシーバに配線し、その部分で3つの抵抗ネットワークを使用して配線を終端することです。差動的な終端は100Ωになりますが、同相の終端は75Ωになり、同相の影響の受けやすさが加わります。Y字型の中点でバイパス・コンデンサを使用することで、これを改善できます。

同相の終端インピーダンスが問題にならない場合、Y字構成の3つの抵抗を、デルタ構成の3つの抵抗に変更できます。多くの場合、デルタ構成のほうが、レイアウトが簡単です。


図9．LTC6957-1のLVPECL出力

6957 F09

50Ω50Ω

LTC6957-1

PCB ROUTING TRACESZ0 = 50Ω

–

+

50Ω

V+

V+V+

V+

24Ω

5Ω

V+

24Ω

5Ω

このデータは、LTC6957-2について示していますが、この効果は、すべてのバージョンで共通する入力段に起因しています。そのため、他のどのバージョンも、全般的に同じように動作します。

LTC6957-3とLTC6957-4のCMOS出力には、tPD+とtPD–の間の付加的な不一致が存在する場合があります。これは、NMOS出力デバイスとPMOS出力デバイスの間の差異に起因し、特に重い負荷を駆動するときに生じます。これらの不一致は、入力オーバードライブからは独立していますが、電源電圧と温度によって変化する可能性があり、デバイスごとに変化することもあります。したがって、LTC6957-4の補完的な出力のスキューは、LTC6957-3の同様のエッジよりも大きくなります。LTC6957-3とLTC6957-4の両方には、LVPECLまたはLVDS

の出力と比較して大きい（標準120ps）、tPD+とtPD

–の間の不一致が存在します。

LTC6957-1のLVPECL出力LTC6957-1のLVPECL出力段の簡略回路図を図9に示します。ほとんどのECL出力と同様に、内部プルダウン・デバイスは存


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

266957f


シャットダウンへの遷移中およびシャットダウンからの遷移中に、SD1/SD2の立ち上がりエッジの後の期間、およびSD1/

SD2の立下りエッジの後、十分なtWAKEUP/tENABLEが経過するまでは、LTC6957-1の出力が規定出力レベルに従うことは保証されません。出力の同相電圧と差動電圧のセトリング時間が、信号周波数と比較して遅くなる場合があります。また、長く連続する小さなパルスが現れることがあります。LTC6957-1のシャットダウン機能は、ロジックのゲート/イネーブル制御ではなく、低速のオン/オフ制御として使用してください。

LVPECL動作用の電源LTC6957-1は、電源電圧の絶対レベルとは無関係に、3.15V～3.45Vの全電源電圧差で動作できます。LVPECLの慣例では、負電源はグランドです。一方、ECLでは、正電源をグランドまたは2.0Vにすることができます。LTC6957-1は、全電源電圧差が3.15V～3.45Vの範囲内であれば、これらすべての状況で動作することができます。特殊な電源シーケンシングは不要です。2Vのレールを使用した場合、出力の終端はグランドに接続されす。一方、正電源を接地すると、出力はグランドへの短絡を許容できます。ただし、電源電圧の絶対レベルとして何を使用する場合でも、4つのCMOSロジック入力信号を駆動する必要があります。FILTA、FILTB、SD1、およびSD2を固定する場合、これらを適切なレールに接続でき、問題はありません。インタフェース・ロジック・レベルをシステム内で設定する必要がある場合、それが難しくなることがあります。

どの電圧構成においても、LVPECLの出力段が、バイアスを生成するために外部負荷に依存していることに注意してください。つまり、LVPECLの出力段は、電源電圧が変化する際の位相変調の影響を受けやすいということです。LTC6957-1

では、終端電圧がグランドではなく電源をトラッキングする場合、通常、電源電圧の変化の影響が少なくなります。

4つの出力がすべて終端されている場合、あるいは重い負荷を駆動している場合、LTC6957-1の電力消費と温度上昇が問題になることがあります。

内部の電力損失を計算する場合、このデータ・シートの出力負荷を含む電源電流の仕様では、幸い全電源電圧を掛ける必要はありません。これは、電源電流のほとんどが負荷を流れ、この負荷で全システム電力の大部分が消費されるためです。

標準的な内部消費電力は、66mW（20mA • 3.3V =）になります。一方、出力負荷による内部電力損失は、この値の1/2未満になります。内部電力損失の合計を90mWとして、パッケージのθJAが与えられた場合、MS-12パッケージの温度上昇は13°Cになります。125°Cまでの環境（H等級）で使用する場合、設計者は、特定の出力負荷と電源レベルを使用して、必ず温度上昇を確認する必要があります。接合部温度の絶対最大定格は、150°Cです。デバイスの損傷を防ぐため、この温度にならないようにする必要があります。このことは、Note 1で次のように記載されています。「長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与える恐れがある。」



LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

276957f


LTC6957-2のLVDS出力LTC6957-2のLVDS出力段の簡略回路図を図10に示します。TIA/EIA-644-A規格は、この種のインタフェースの生成器の電気的要件を定義しています。LTC6957-2は、以下のテスト方法に従って、この規格に対して検証されています。

規定値テストのレベル4.1.1 100% Production Tested

4.1.2 100% Production Tested

4.1.3 100% Production Tested

4.1.4 100% Production Tested*

4.1.5 Lab Verification of Design Only

6a 100% Production Tested

6b 100% Production Tested

6c 100% Production Tested

*LTC6957-2の tRISE/tFALLは、最大位相ノイズ性能を維持するために、規格には準拠しません。エッジ・レートを下げる場合、出力間に差動コンデンサを追加します。規格を満たすには、2.7pFのコンデンサで十分です。

TIA/EIA-644-A規格は、シャットダウン中、シャットダウンへの遷移中、およびシャットダウンからの遷移中のドライバ特性を対象にしていません。SD1/SD2の立ち上がりエッジの後の期間、およびSD1/SD2の立下りエッジの後、十分なtWAKEUP/

tENABLEが経過するまでは、LTC6957-2の出力がこの規格に従うことは保証されません。出力の同相電圧（644-Aの用語ではVOS）のセトリング時間が、信号周波数と比較して遅くなる場合があります。また、長く連続する小さなパルスが現れることがあります。LTC6957-2のシャットダウン機能は、ロジックのゲート/イネーブル制御ではなく、低速の省電力オン/オフ制御として使用してください。

LVDS動作用の電源LTC6957-2では、3.15V～3.45Vの範囲に収まる必要のある1つの電源が存在します。

LTC6957-2の電源電圧によって、クロック信号のスペクトル純度が損なわれる場合があります。ただし、これは、他のどの選択を行った場合と比較しても少ない程度です。「標準的性能特性」の「tPDと電源電圧」を参照してください。

両方のLVDSチャネルを使用した場合、LTC6957-2の消費電力が120mWを超える可能性があります。その結果、MS-12パッケージでは接合部 -周囲間の温度が17.4°C上昇し、3.45Vでの動作時にさらに上昇します。この場合もユーザは、接合部温度が常に絶対最大定格を超えないようにし、長時間が経過しても絶対最大定格を十分下回るようにする必要があります。


図10．LTC6957-2のLVDS出力

LTC6957-2

6957 F10

110ΩPCB ROUTING TRACES

Z0 = 50Ω TO 60Ω

–

+

V+

3.7mA

V+

650Ω

650Ω

1.25V


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

286957f


LTC6957-3/LTC6957-4のCMOS出力LTC6957-3/LTC6957-4のCMOS出力段の簡略回路図を図11

に示します。LTC6957-3の出力は、同期的に同相で駆動されます。一方、LTC6957-4の出力は、差動的に異相で駆動されます。

LTC6957-3/LTC6957-4は、抵抗負荷用に指定されていますが、これらの出力は、容量性負荷を駆動することもできます。負荷容量が数ピコファラッドを超えると、負荷容量に直接比例して、立ち上がり時間と立下り時間が悪化します。

LTC6957-3の出力は、シャットダウン中に両方ともロジック“L”に設定されます。

LTC6957-4の出力は、シャットダウン中にOUT1がロジック“L”に設定され、OUT2がロジック“H”に設定されます。

シャットダウンへの遷移中およびシャットダウンからの遷移中に、SD1/SD2の立ち上がりエッジの後の期間、およびSD1/

SD2の立下りエッジの後、十分なtWAKEUP/tENABLEが経過するまでは、LTC6967-3/LTC6957-4の出力が規定出力レベルに従わない場合があります。出力に誤った遷移が1～2回発生し、その結果、小さなパルスが生じる場合があります。

アプリケーション情報LTC6957-3/LTC6957-4のシャットダウン機能は、ロジックのゲート/イネーブル制御ではなく、低速の省電力オン/オフ制御として使用してください。これらのデバイスを高インピーダンス（3ステート）状態にすることができないため、複数の出力またはデバイスを多重化する手段として、シャットダウン機能を使用することはできません。

CMOS動作用の電源LTC6957-3/LTC6957-4は、3.15V～3.45Vの範囲のV+でのみ動作します。LTC6957-3/LTC6957-4を使用して、さらに低い電圧レールでCMOSロジックを駆動する場合、2.4VMINまでの低い電圧で出力段（ピン11）に電力を供給できます。出力電源（VDD）がクリーンでない場合、付加的な広帯域ノイズまたは離散的スペクトル・トーンのいずれかの原因によって、スペクトル純度が大幅に低下する可能性があることに注意してください。CMOSロジック・ゲートの性質により、電源 /グランドに低周波数障害のAM変調器が形成されます。これは、CMOS

ゲートを伝搬する信号を変調します。無数の一般的な現象によって、変換効率が低いとしても、AMがPM/FMに変換されることがあります。それによって、要求の厳しいアプリケーションでは許容できないほどに、位相ノイズが悪化することがあります。

2つに分離した電源を使用する場合、注意するべき電源シーケンシングの問題は、VDDが最初に上昇するとすれば、V+が約1Vを超えるまで、OUT1/OUT2のCMOS出力が高インピーダンスになるということのみです。なお、4つのCMOS制御入力は、出力電源ではなく、すべてV+を基準にします。また、動作中の出力電源がV+以下になる必要があることに注意してください。LTC6957-3/LTC6957-4は、V+電源よりも数百ミリボルト高いVDDを使用して動作します。ただし負荷に応じて、トランジェント負荷ステップで、この誤差用のマージンの大部分が使用される可能性があります。

容量性負荷を高周波で駆動する場合、LTC6957-3/

LTC6957-4のVDDの消費電力は、V+から受け取る静止電力を超えて、大幅に上昇することがあります。動的電流仕様では、負荷を含まず、容量性負荷を繰り返し充放電するために必要な電流に直接追加します。

V+から3.3Vで24mAを取り込み、VDDから別の20mA～30mAを取り込む場合（2つの出力が300MHzで動作すると、容易に達する）、全消費電力は145mW～178mWになります。その結果、MS-12パッケージでは接合部 -周囲間の温度が21°C～26°C上昇します。125°Cまでの環境（H等級）で使用する場合、設計者は、固有の出力周波数、負荷、および電源

図11．LTC6957-3/LTC6957-4のCMOS出力

6957 F11

OUT1

VDD

GNDOUT

OUT2

LTC6957-3/LTC6957-4


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

296957f


電圧を使用して、必ず温度上昇を確認する必要があります。接合部温度の絶対最大定格は、150°Cです。デバイスの損傷を防ぐため、この温度にならないようにする必要があります。このことは、Note 1で次のように記載されています。「長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与える恐れがある。」

低位相ノイズ設計に関する検討事項位相ノイズは、周期信号の位相のランダムな変化の、周波数領域表現です。これは、基本周波数の電力と相対的な、特定のオフセット周波数での電力として特徴付けられます。位相ノイズは、dBc/Hz（1Hzの帯域幅での搬送波に対するデシベル）で規定されます。位相ノイズは、本質的に周波数に依存する信号対ノイズ比です。

位相ノイズを確実に理解している場合でも、低位相ノイズの設計は困難です。そのような作業を行おうとする設計者は、位相ノイズが何であり、どのように振る舞うかについての実用に堪えるほど十分な理解が、成功するための最も重要な助けになるということがわかるでしょう。最も直感的な説明が、「Phase Noise in Signal Sources」（W.P Robins著、1982年）の3章「Relationship Between Phase Jitter and Noise Density」に記載されています。

確実な理解に基づいて、次に設計者は、クロック・チェーン全体が潜在的な位相変調器で満ちていることを知るでしょう。通常、アンプのノイズは付加項と考えられていますが、位相ノイズの場合、バイアス・ノイズは、アンプの帯域幅がバイアス・レベルに依存する限りにおいて、付加項ではなく変調項になります。LTC6957は、そのような詳細について心配する必要がないよう注意深く設計された、モノリシック・クロック制限アンプです。

ただし、LTC6957のユーザは、使用するすべての部品で可能な良好なノイズ性能を損なう場合のある、外的な検討事項になお注意を払う必要があります。

タイミング・ジッタという用語は、時間領域仕様として示された規定の帯域幅全体での位相ノイズの積分を表すために使用されます。

「低ジッタ」という用語は、あまりに使い古されたため、事実上、何も意味していません。シリアル化解除などを実行する高速通信リンクは、30ps～50psのオーダのジッタを必要とすることがあります。これは、マイクロコントローラのクロックで必要なジッタよりも低いジッタですが、高周波サンプリングの場合、1psでも、ダイナミック・レンジの実現に重大な影響を与える可

能性があります。そのため、「低ジッタ」という用語は無視して、ジッタの測定値と、できれば位相ノイズの測定値を求めることを推奨します。低ノイズの部品を解析し、測定する場合、ほとんどの測定機器はジッタではなく位相ノイズを（dBc/Hz単位で）測定します。

低位相ノイズの設計を行う際の2番目の検討事項は、どのクロック信号もアナログ信号であり、それを考慮して配線する必要があるということです。それらの信号が、複数の周波数で多くの動作が行われる大きなFPGAを通過しないようにしてください。また、それらを、PCB配線を介してデジタル・データ線と平行に配線しないようにしてください。さらに、それらの信号を、ゼロ遅延やプログラマブル・スキューなどの機能を持つクロック・ファンアウト・デバイスを経由して配線しないようにしてください。PCB配線と、それらを取り囲む部分の仕様は、クロック信号が最も敏感なアナログ信号の間に存在すると仮定して解析する必要があります。これは、要求の厳しいアプリケーションのクロック信号が、そのようになるためです。デジタル・システムでのクロストークの解析を目的にする信号品位ソフトウェアは、「はい」または「いいえ」の答えのみを返す場合があり、そのクロック性能は、「はい」の答えを得るために必要なレベルを下回る40dB～60dBのレベルに低下することがあります。

クロック信号に関して陥りやすい過ちは、敏感なアナログ信号と同じです。それらの過ちは、あらゆる種類のデジタル配線の近くで、または平行して配線すること、サンドイッチ状のグランド・プレーン内で隣接する層上のデジタル配線と交差させること、サンドイッチ状の層の一部としてデジタル電力プレーンを使用すること、および、差動クロック信号を使用することによってこれらすべてが十分に軽減されると仮定することです。

これらの問題に対処する方法も、敏感なアナログ信号に対処する方法と同じです。それらの方法は、可能な限りデジタル配線から離れて配線すること、グランのシールドを各プレーンまたは隣接する配線（あるいは、その両方）で使用して配線すること、同相除去に関して現実的な仮定を行うこと（最大でも30dB～40dB）、および設計段階とデバッグ段階で、意図しない結合器に疑いの目を向け続けることです。

世界一クリーンなリファレンス・クロックを使用してLTC6957

にクロックを供給したとしても、下手に設計されたシステムを経由してクロックを配線するだけで、スペクトル性能が低下します。上記のメカニズムが通常は付加的かつ線形であるため、設計者はしばしばこのような状況に陥り、その結果、フィルタリングを行い、スペクトル成分を追加します。ただし、これ自体によって位相変調が発生することはありません。ところが、LTC6957を含めてどのリミッタも、その非線形動作を通じて、



LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

306957f


アプリケーション情報付加項を位相変調に変換します。小さなトーンを大きな純音に追加した場合、それら2つの周波数の差に等しい比率で、大きなトーンの振幅と位相が変調されたように見えます。これをリミッタに通すと、位相変調のみが残ります。

大きく複雑なシステムでは、クロック信号が損なわれる可能性をすべて排除することが実用的でない場合があります。そのような場合、LTC6957の入力に配置された狭帯域フィルタによって、基本周波数から十分離れている不要なスペクトル成分を除去できます。

近接したスペクトル異常は、そのようなフィルタに影響されない傾向があります。そのため、変調メカニズムに目を光らせることが、さらに重要になります。クロックがCMOSロジック・ゲートを経由して配線された場合、少なくともそのゲートに使用された電源が、クロック信号をAM変調します。スイッチング電源では一般的な反復的な障害が電源に発生した場合、変調が側波帯トーンとして現れることがあります。あるいは、リニア・レギュレータのノイズが大きすぎる場合、変調がランダム・ノイズとして現れることがあります。

大きなシステムや実験的な測定において、障害の別の原因になるの、フレキシブル・ケーブルの使用です。フレキシブル・ケーブルは、機械的振動に応じて電気的長さを変調する低レベルの圧電効果を持つことがあります。リジッド・ケーブルまたはセミリジッド・ケーブル、およびPCB配線を使用して、この信号障害の原因を取り除くことができます。

LTC6957の入力でのAM/PM変換LTC6957の入力段には、ある程度のAM/PM変換が含まれています。ただし、「標準的性能特性」のセクションに示されているように、300MHzでも、この変換は0.5°/dB未満です。LTC6957の入力におけるAM/PM変換の原因の1つは、オプションのローパス・フィルタです。これは、上側波帯と下側波帯が、わずかに異なる量で減衰するためです。この差は、低オフセット周波数の場合、非常に小さくなりますが、変調の周波数が増加した場合、および搬送波の周波数が、フィルタのカットオフ周波数（ここでフィルタは、急峻なロールオフ特性を持つ）に近づいた場合、この差は大きくなります。

そのため、少量のAMが存在することがわかっていて、許容できないレベルのPMがLTC6957の出力で発生した場合、入力フィルタの設定をより高いカットオフ周波数に変更することによって、PMが改善されることがあります。

LTC6957の出力の負荷とのクロストークLTC6957において注意すべき別のメカニズムは、出力の混変調です。CMOSのLTC6957-3/LTC6957-4を除き、電源による最小限の直接的なAM変調またはPM変調が出力に存在します。CMOSの場合、VDD電源によって、少量のAM/PM変換を伴い、出力が直接AM変調されます。

ここで注意すべきことは、LTC6957の内部で負荷に起因する障害が発生する場合があり、これによって他の出力が変調されることがあります。例えば、1つの出力をADCエンコード入力に接続し、2番目の出力を、ADC出力に対して1番目のDSP

を実行するFPGAに接続すると、FPGAによって生成された信号のかなりの量がLTC6957にキックバックされる場合があります。これによって他の出力に混変調が発生した場合、トーン、画像などに、あらゆる種類の悪影響が生じる恐れがあります。

CMOSのLTC6957-3/LTC6957-4は、LVPECLおよびLVDS

（LTC6957-1/LTC6957-2）よりも、この影響を受けやすいデバイスです。これを防ぐために、LTC6957と、例え1つでも最大ジッタ性能を大きく損ねるFPGAとの間に、バッファを配置できます。このデバイスは、サンプリングを実行するA/Dコンバータです。そのため、FPGAのクロック入力には、デジタル信号としての資格を与えるのに十分な、誤差に対するマージンが存在します。


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

316957f


位相ノイズ測定付加（残留とも呼ぶ）位相ノイズは、特に測定が困難であることがあります。図12は、LTC6957-1の位相ノイズをテストするための、標準的な実験用の設定を示しています。LTC6957-1

は、さまざまな追番（LTC6957-3/LTC6957-4に等しい）のうち、最も低い広帯域位相ノイズ、および2kHz未満のコーナー周波数での最も低い近接ノイズを含んでます。そのため、LTC6957-1を測定するケースが最も困難です。

さまざまな部品と、それらの役割について説明し、LTC6957の最大性能を実現するために払う必要のある注意点と、位相ノイズ測定の実施の困難性を示します。

信号は、12.5dBmというかなり高い電力レベルで、Agilent

8644シンセサイザの122.88MHzのCWトーンから始まります。直列に接続された2つのローパス・フィルタが、150MHzですべての高周波ノイズ成分を除去します。これを除去しないと、LTC6957の動作を制限することによって生じるエイリアシングのために、ノイズが発生します。次に、信号分配器によって、信号が2つに分配されます。1つの経路はDUT（テスト対象デバイス）を経由して伝搬し、もう1つの経路はDUTを経由しません。これは、残留位相ノイズを測定するための、一般的な方法です。


理論的には、2つの経路間のノイズの差のみを反映する測定値を使用して、信号源のすべての位相ノイズが除去されます。ただし、特に2つの経路間の位相差が徐々に増加する非常に高いオフセット周波数では、この除去は完璧ではありません。そのため、信号ソースに対して連続してローパス・フィルタがかけられています。

Agilent 5505測定システムは、N5500Aフロント・エンドを使用します。これには、信号と基準位相を比較するためのミキサが含まれています。アンプのノイズの場合、DUT経路を信号入力に供給することは適切です。ただし、高速なクロック・エッジを生成するクロック・バッファの場合は、通常、周期全体のノイズではなくエッジのみに敏感であると思われるリファレンス入力を使用することに、メリットがあります。LTC6957が、同じ定性的性質を持つADCエンコード入力またはミキサのポートを駆動するように設計されているため、このように行うことは合理的です。

最良のノイズ・フロアを実現するには、テスト・セットへの信号入力とリファレンス入力の両方を、かなり大きく（15dBm～20dBm）する必要があります。そのため、両方の信号経路にMini-Circuits ZHL-2010+低ノイズアンプを含めて、信号をブーストします。LTC6957-1は、2V/–1.3Vの電源から動作して

図12．Agilent E5505を使用したLTC6957-1の位相ノイズ測定用の設定

6957 F12

REF

N5500A

50Ω TERMINATION

COUPL

OUT IN

MINI-CIRCUITSZHL-2010+

MINI-CIRCUITSZHL-2010+

MINI-CIRCUITSZFBT-6GW-FT

MINI-CIRCUITSZX10-2-12-5

MINI-CIRCUITSZFDC-20-5-5+

MINI-CIRCUITSZFDC-20-5-5+

6dBATTENUATOR

3dBATTENUATOR

3dBATTENUATOR

SIG

10dBATTENUATOR

COUPL

LINE STRETCHER

ARRA L9428A

IN OUT

10dBATTENUATOR

SPURINPUT

CAL TONEMONITOR

2V

–1.3V

MCLLFCN–150

MCLLFCN–150

AGILENT 8644122.88MHz12.5dBm

DUT1

2


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

326957f


いるため、グランドに直接接続された50Ωの負荷を駆動できます。ただし、これによって、アンプが受け取ることのできないDCオフセット（信号が常に正）が発生します。そのため、DUT

の信号経路には、バイアス・ティが含まれています。

DUTのない経路には、122.88MHzの正弦波のみが含まれます。この正弦波はN5500Aの信号ポートに進み、最初の結合器に到達します。この結合器によってスプリアスを入力することができ、2番目の結合器によって、搬送波と相対的なスプリアスのサイズを測定できます。この信号経路内の3つの減衰器は、ZHL-2010+と連動してダイナミック・レンジを制御します。一方、結合器のポート上の各減衰器は、これらの端子によって測定ノイズが劣化しないようにします。

最後に、ARRA L9428Aライン・ストレッチャを使用して、直角位相に合わせて調整します。最後の減衰器は、N5500Aの入力とライン・ストレッチャの出力ポートとの間でインピーダンスを一致させる役割を果たします。E5505Aは、VCOまたはシンセサイザを測定するときに、信号源の位相 /周波数を直角位相に合わせて自動的に調整できます。ただし、付加ノイズの場合、この調整は、信号が2つの経路に分配された後に行う必要があるため、手動で行います。ライン・ストレッチャの範囲は、わずかに166psですが、122.88MHzでは、最大20ns（1/4

サイクル）の調整が必要になる場合があります。図には示されていませんが、さまざまな長さの短いSMAケーブルやバレル結合器を追加または除去することによって、2つの信号経路の相対位相を調整することもできます。

アプリケーション情報E5505/N5500の測定値を調整するために、ミキサの利得を知る必要があります。実際に使用している周波数でそれを測定する最も確実な方法は、キャリブレーション・トーンを入力することです。10kHzのオフセットの場合、122.89MHzの低レベル（–10dBm）信号を、1番目の結合器のポートに供給します。この信号に対する要求は厳しくないため、周波数ロックをかけることのできる汎用シンセサイザ（HP8657Bなど）を使用できます。

E5505は、発生した10kHzのミキサの出力の振幅を測定します。ただし、それに意味を与えるために（後で結果をdBc単位で計算できるようにするために）、搬送波に対する入力したスプリアスのサイズを知る必要があります。そのため、2番目の結合器の減衰器に接続されたスペクトル分析器を使用して、その相対的な差を測定します。

ここまでの説明によって、1つのデバイスの付加位相ノイズを

1つの動作周波数で測定するには、細心の注意が必要だということが伝わったと思います。図12の回路を、スペクトル全体の位相ノイズ（すべてのオフセット周波数）と、他のクロック周波数での位相ノイズの測定に使用できますが、すべてのクロック周波数を直角位相に合わせて手動で調整する必要があります。新しいクロック周波数に適合するように入力ローパス・フィルタの変更が必要になるか、場合によっては、周波数ロールオフを考慮するために、さまざまな位置で振幅の調整が必要になります。


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

336957f


水晶発振器

6957 TA02b

–170

–140–130

–150–160

–120–110–100

–80

–60

–40

–90

–70

–50

OFFSET FREQUENCY (Hz)1 10 100 1k 10k 100k 1M

MEASURED ON AGILENT E5052A10 CORRELATIONS

1Hz –47.34dBc/Hz10Hz –82dBc/Hz100Hz –116.36dBc/Hz1kHz –148.03dBc/Hz10kHz –154.84dBc/Hz100kHz –157.58dBc/Hz1MHz –157.99dBc/Hz

PHAS

E NO

ISE

(dBc

/Hz)

標準的応用例

10MHz水晶発振器の合計位相ノイズ

6957 TA02a

FILTA

FILTB

IN+

IN–

SD1V+

V+

5VIN+

3.3V

V+

V+11

10

1

6

3

4

SD2GNDLTC6957-3

LT1761-3.3V

TO ALL V+ POINTS

0.01µFOUT

BP

OUT TO 50Ω0.3VP-P SQUARE WAVE

VDD

OUT1

OUT2

GNDOUT

450Ω

100Ω

10MHzAT CUT

2k

75pF

150Ω

1µF

30pF

0.1µF

50MHzBANDWIDTH

9

8

75

122

10µF

0.1µF


LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

346957f


パッケージ

DDパッケージ12ピン・プラスチックDFN（3mm×3mm）（Reference LTC DWG # 05-08-1725 Rev A）

3.00 ±0.10(4 SIDES)

注記 :1. 図は JEDECのパッケージ外形ではない2. 図は実寸とは異なる3. 全ての寸法はミリメートル4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない。モールドのバリは（もしあれば）各サイドで 0.15mmを超えないこと5. 露出パッドおよびタイバーは半田メッキとする6. 灰色の部分はパッケージのトップとボトムのピン 1の位置の参考に過ぎない

0.40 ± 0.10

BOTTOM VIEW—EXPOSED PAD

1.65 ± 0.10

0.75 ±0.05

R = 0.115TYP

16

127

PIN 1TOP MARK

(SEE NOTE 6)

0.200 REF

0.00 – 0.05

(DD12) DFN 0106 REV A

RECOMMENDED SOLDER PAD PITCH AND DIMENSIONSAPPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED

0.23 ± 0.05

0.25 ± 0.05

2.25 REF

2.38 ±0.051.65±0.052.10 ±0.05

0.70 ± 0.05

3.50 ±0.05

PACKAGEOUTLINE

PIN 1 NOTCHR = 0.20 OR0.25 × 45˚CHAMFER

2.38 ±0.10

2.25 REF0.45 BSC

0.45 BSC

最新のパッケージ図面については、http://www.linear-tech.co.jp/designtools/packaging/を参照してください。


http://www.linear-tech.co.jp/designtools/packaging/

LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

356957f


リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料はあくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。

MSOP (MS12) 1107 REV Ø

0.53 ±0.152(.021 ±.006)

SEATINGPLANE

0.18(.007)

1.10(.043)MAX

0.22 – 0.38(.009 – .015)

TYP

0.86(.034)REF

0.650(.0256)

BSC

12 11 10 9 8 7

注記 :1. 寸法はミリメートル /（インチ）2. 図は実寸とは異なる3. 寸法にはモールドのバリ、突出部、またはゲートのバリを含まない。モールドのバリ、突出部、またはゲートのバリは、各サイドで 0.152mm（0.006"）を超えないこと4. 寸法には、リード間のバリまたは突出部を含まない。リード間のバリまたは突出部は、各サイドで 0.152mm（0.006"）を超えないこと5. リードの平坦度（整形後のリードの底面）は最大 0.102mm（0.004"）であること

0.254(.010) 0° – 6° TYP

DETAIL “A”

DETAIL “A”

GAUGE PLANE

5.23(.206)MIN

3.20 – 3.45(.126 – .136)

0.889 ±0.127(.035 ±.005)

RECOMMENDED SOLDER PAD LAYOUT

0.42 ±0.038(.0165 ±.0015)

TYP

0.65(.0256)

BSC

4.039 ±0.102(.159 ±.004)

(NOTE 3)

0.1016 ±0.0508(.004 ±.002)

1 2 3 4 5 6

3.00 ±0.102(.118 ±.004)

(NOTE 4)

0.406 ±0.076(.016 ±.003)

REF

4.90 ±0.152(.193 ±.006)

MS Package12-Lead Plastic MSOP

(Reference LTC DWG # 05-08-1668 Rev Ø)

MSパッケージ12ピン・プラスチックMSOP

（Reference LTC DWG # 05-08-1668 Rev Ø）

パッケージ寸法最新のパッケージ図面については、http://www.linear-tech.co.jp/designtools/packaging/を参照してください。


http://www.linear-tech.co.jp/designtools/packaging/

LTC6957-1/LTC6957-2/LTC6957-3/LTC6957-4

366957f

LINEAR TECHNOLOGY CORPORATION 2013

LT0313 • PRINTED IN JAPAN


リニアテクノロジー株式会社102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F TEL 03-5226-7291 FAX 03-5226-0268 www.linear-tech.co.jp/LTC6957-1

標準的応用例

関連製品製品番号説明注釈LT1715 4ns、150MHzデュアル・コンパレータ電源電圧が柔軟な汎用コンパレータLTC2209 16ビット、160Msps ADC 高速、高解像度で必要な低位相ノイズ・クロックLT5517 40MHz～900MHz直交復調器 240MHzでの24dBm IIP3、9dB NF、4dBの変換利得LTC5598 5MHz～1600MHzのダイレクトI/Q変調器 140MHzでの27.7dBm OIP3、–160dBm/Hz、–50.4dBcのイメージ除去比、

–55dBmの搬送波抑制LTC6945 350MHz～6GHz PLLシンセサイザ整数分周方式PLL、正規化された帯域内位相ノイズフロア：–226dBc/Hz

LTC6946-1 373MHz～3.74GHz PLL + VCO 整数分周方式PLL、広帯域出力位相ノイズフロア：–157dBc/Hz、正規化された帯域内位相ノイズフロア：–226dBc/Hz 、スプリアス出力 : –100dBc未満LTC6946-2 513MHz～4.91GHz PLL + VCO

LTC6946-3 640MHz～5.79GHz PLL + VCO

10MHz周波数のリファレンス入力段とデュアルCMOS出力

10MHz REFERENCE INPUT POWERWITH REFERENCE TO 50Ω (dBm)

–10–170

PHAS

E NO

ISE

AT 1

00kH

z OF

FSET

(dBc

/Hz)

–165

–160

–155

–140

–8 –6 –4 –2 0 2 4 6 8

69571234 TA03b

–145

–150

10

FILTA = L, FILTB = LFILTA = H, FILTB = LFILTA = L, FILTB = HFILTA = H, FILTB = HOPTIMUM FILT SETTINGS

6957 TA03a

LTC6957-312

11

10

9

8

7

FILTA

V+

IN+

IN–

GND

FILTB

SD1OUT

VDD

OUT1

OUT2

GNDOUT

SD2

1

2

3

4

5

6

R1100Ω

R1100Ω

HSMS-281CCOILCRAFTWBC16-1T

3.3V 3.3V

••

0.1µF0.1µF

0.1µF0.1µF R2

604k

10MHz REF IN

–10dBm to 24dBm

0.1µF

CMOS OUT1, 10MHz

CMOS OUT2, 10MHz

TO PHASE NOISE MEASUREMENT

0.1µF

FILTB

FILTA

100Ω0.1µF

100Ω

付加位相ノイズと入力振幅



http://www.linear-tech.co.jp/product/LT1715

http://www.linear-tech.co.jp/product/LTC2209

http://www.linear-tech.co.jp/product/LT5517






位相ノイズの小さいデュアル 出力バッファ ロジッ …...rload = 50Ω to (v+–...

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位相ノイズの小さいデュアル出力バッファロジッ …...rload = 50Ω to (v+–...