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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 15.11.2012 1
Computer-Systeme
Teil 6: Motherboard
Verbesserte Version
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 2
Literatur
http://de.wikipedia.org/wiki/Cache
Hübscher, Heinrich et al.: IT-Handbuch, IT-System-elektroniker/-in, Fachinformatiker/-in. Westermann, 2. Auflage, 2001, S.104-109
[6-2]
Engelmann, Lutz (Hrsg.): Abitur Informatik – Basiswissen Schule. Duden-Verlag, 2003, S.43-47, 214-224, 239-242
[6-1]
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 3
Übersicht
• Verfahren zur Beschleunigung– CPU-Cache– Pipeline
• Globaler Bus, Front Side Bus• Input/Output• DMA• Alles zusammen: Motherboard• Kommunikation mit externen Geräten
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 4
Die einzelnen Ebenen
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 5
Princeton-Architektur – noch einmal
Ein-/Ausgabe-werk
ArbeitsspeicherDaten
Instruktionen
Leitwerk(Steuerwerk)
Rechenwerk
Steuerung
CPU
Bus
RAM I/O
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 6
Verfahren zur Beschleunigung
• CacheIdee: Geschickte Benutzung schneller Pufferspeicher mit automatischer Steuerung
• PipeliningIdee: Versuch einer CPU so viele Phasen einer Befehls-ausführung wie möglich trotz sequenzieller Programme parallel auszuführen.Aber alle Befehle werden untereinander betrachtet sequentiell ausgeführt, d.h. es gibt keine Parallelität der Befehle und damit keine parallelen Programme.
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 7
Pipelining I
• Pipelining = Verfahren, bei dem Phasen der Instruk-tionsausführung verschiedener hintereinander auszufüh-render Befehle eines Programms parallel ausgeführt werden
• Superpipelining = Pipelining-Verfahren, bei dem auch Phasen gleicher Art (teil-)parallel ablaufen
• Super Skalar Pipelining = Pipelining-Verfahren, bei dem mehrere Instruktionen (teil-)parallel ablaufen
• Phasen einer Befehlsausführung:1. Holen der Instruktion2. Holen der Operanden3. Ausführen des Befehls4. Zurückschreiben der Ergebnisse
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 8
Pipelining II
Instructionfetch
Datafetch
ExecuteResultswrite
Pipelining
Instructionfetch
Datafetch
ExecuteResultswrite
Instructionfetch
Datafetch
ExecuteResultswrite
Zeit
Befehl 1
Befehl 2
Befehl 3
.....
Superpipelining
Instructionfetch
Datafetch
ExecuteResultswriteBefehl 1
Befehl 2
Befehl 3
Instructionfetch
Datafetch
ExecuteResultswrite
Instructionfetch
Datafetch
ExecuteResultswrite
.....
5
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 9
Pipelining III
Super Skalar Pipelining
Instructionfetch
Datafetch
ExecuteResultswrite
Instructionfetch
Datafetch
ExecuteResultswrite
Zeit
Befehl 1
Befehl 2
Befehl 3
.....
Instructionfetch
Datafetch
ExecuteResultswrite
Instructionfetch
Datafetch
ExecuteResultswrite
Instructionfetch
Datafetch
ExecuteResultswrite
Instructionfetch
Datafetch
ExecuteResultswrite
Befehl 4
Befehl 5
Befehl 6
Siehe auch: http://de.wikipedia.org/wiki/Hyperthreading
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 10
Cache
Cache = schneller Zwischenspeicher, in dem Daten/Instruktionengehalten werden, von denen gehofft wird, dass auf diese bald zugegriffenwird. In diesem Fall werden sie vom Cache und nicht vom RAM geliefert.
CPU
Daten-Instruktionszugriff
Cache
Bus (Schnittstelle zum restlichen System)
Daten-Instruktionszugriff
Register
....
(schneller RAM)
Speicher werdenlangsamer,größer undbilliger
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 11
Mechanismus
• CPU liest Datum– Cache prüft, ob Datum vorhanden
Falls ja, Datum wird unmittelbar geliefertFalls nein, Datum wird aus RAM geladen, in den Cache gebracht und der CPU geliefert
– Beim Laden: Es werden die Daten im Cache bestimmt, die entfernt werden müssen. Dies erfolgt nur, wenn der Cache voll ist und etwas gelöscht werden muss.
• CPU schreibt ein Datum– Datum wird im Cache gespeichert und
sofort in den RAM geschrieben odererst dann in den RAM geschrieben, wenn dieses Datum verdrängt wird, weil im Cache Platz geschaffen werden muss.
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 12
Cache Level I
• In Abhängigkeit vom Ort, Technologie und Funktion werden verschiedene Levels (Ebenen) eingeführt:– Level 1 (L1) Cache: Cache innerhalb des CPU-Chips– Level 2 (L2) Cache: Cache in unmittelbarer Nähe der CPU
oder auch innerhalb des CPU-Chips
CPU
L1-Cache
L2-Cache
Bus (Schnittstelle zum restlichen System)
L3-Cache
RAM
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 13
Cache Level II
• Wo welcher Cache verwendet wird, hat sich im Laufe der letzten 30 Jahre geändert:– Kein Cache– L1-Cache als RAM beim CPU-Chip– L1-Cache auf CPU-Chip, L2-Cache auf CPU-Modul– L1- und L2-Cache auf CPU-Chip
• Architekturen mit mehreren CPU-Kernen haben drei Level:– Level 1 (L1) Cache: Cache innerhalb des CPU-Chip– Level 2 (L2) Cache: 2. Cache im CPU-Chip– Level 3 (L3) Cache zwischen mehreren CPUs und Bus
• CPU-Modul = Kleine Karte mit CPU und Cache-Chips, die in einen Slot gesteckt wird (bei Intel nur Pentium II)
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 14
Probleme der Cache Realisierung
• Cache-Kohärenz (Übereinstimmung mit RAM):Der Cache muss immer die aktuellen Daten enthalten, auf keinem Fall veraltete. Dieses Problem tritt bei Mehr-Prozessoranlagen sowie bei I/O (DMA) auf. In diesen Fällen schreiben I/O-Geräte unter Umgehung des Caches etwas in den RAM.
• TrashingTrashing ist ein Effekt, bei dem die Daten, die als nächstes benötigt werden, vor diesem Zugriff aus dem Cache entfernt werden, so dass der Cache wenig Effekt hat.
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 15
Front Side Bus (FSB) I
Wo welcher Cache vorhanden ist hängt von der CPU-Generation ab.
CPU
L1-Cache
L2-Cache
Back Side Bus
CPU-Modul
Front Side Bus
L3-Cache RAM
Memory Controller
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 16
Front Side Bus (FSB) II
• Front Side Bus = FSB = Bus zwischen CPU und RAM sowie zum restlichen Teil des Motherboards, z. B. Chipsatz.
• Back Side Bus = Interner auf dem CPU-Modul/Chip vorhandener Bus zwischen der CPU und dem Cache.
• Bezeichnungen wie FSB400 beschreiben die Leistungs-fähigkeit des FSB, wobei auch hier ähnlich zu den Speicherriegeln keine Konsistenz herrscht.
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 17
Leistungen in der Speicherhierarchie
1010.000.000>100.000.000Hard Disk
4.00050<8.000.000RAM
25.00030< 8.000L2-Cache
50.00010<256L1-Cache
150.0001-5< 1Register
Bandweite [Mbyte/s]
Zugriffszeit [ns]
Größe[Kbyte]
Die Zugriffszeiten hängen von der Technik ab, z. B. ob EDO-RAM oder SRAM etc. benutzt wird. Die Tabelle gibt lediglich einen ersten Eindruck der Verhältnisse.
1000 ns = 1 µs, 1000 µs = 1ms
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 18
Ziele der Speicherhierarchie
• Durch Software - basierend auf der aktuellen Speicherbenutzung - werden die Daten auf der Hierarchie zum richtigen Zeitpunkt nach oben bzw. nach unten kopiert.
• An der Spitze werden die Daten verarbeitet und befinden sich in flüchtigen Speichern, an der Basis werden die Daten langfristig aufbewahrt und zur späteren Bearbeitung vorbereitet.
Dies basiert auf der empirischen Messung, dass die meisten Programmeder 90:10-Regel gehorchen: in 10% des Codes werden90% der CPU-Zeit verbraucht.Analog dazu mit 10% der Daten wird 90% der CPU-Zeit verbraucht.Also: es sollten immer die richtigen 10% in den höheren Ebenender Hierarchie sein.
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 19
Princeton-Architektur – noch einmal
Ein-/Ausgabe-werk
ArbeitsspeicherDaten
Instruktionen
Leitwerk(Steuerwerk)
Rechenwerk
Steuerung
CPU
Bus
RAM I/O
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 20
Modell der CPU und I/O-Geräten
PC
SR
Daten-Register
32 bit 32 bit
Address-Register
32 bit
PC = Program CounterSR = Status Register
32-bit-CPU
SR
DR
Einfaches I/O-Gerät
SR
AR1
I/O-Gerät mit DMA
SR = Status RegisterDR = Datenregister
CR
SR = Status RegisterAR = AdressregisterCR = Count Register
AR2
AR
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 21
Register der CPU
• Typische Register sind: PC, SR, Daten- und Adressregister• PC = Program Counter enthält die Adresse der nächsten
Instruktion• SR = Status Register enthält Resultate der letzten
Instruktion sowie globale Zustände, wie z.B. Privilegien• Datenregister: Universell verwendbare Register für
Zwischenergebnisse• Adressregister: Register für Adressen des Arbeitsspeichers,
teilweise mit reservierter Bedeutung
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 22
Register der I/O-Geräte I
• SR = Status Register zeigt den Zustand des I/O-Vorgangs an, Schnittstelle zum Starten und Stoppen eines I/O-Vorgangs
• DR = Datenregister enthält nach Einlese-Operation das eingelesene Datum zum Abholen für die CPU bzw. vor Schreiboperation das zu schreibende Datum für das Gerät
• AR = Adressregister (auch mehrere) enthalten die Adresse im RAM oder auf dem I/O-Gerät.
• CR = Count Register enthält die Länge des Datenblocks, der während der I/O-Operation behandelt wird.
Diese Register können über den Bus direkt von der CPU gelesenund verändert werden.
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 23
Register der I/O-Geräte II
• Alle Geräte-Register haben Adressen, ganz analog zu Speicherzellen, d.h. der Kommunikationsvorgang zwischen CPU und I/O-Gerät ist analog zum Zugriff auf den RAM.– Das Lesen aus einem I/O-Register hat die Bedeutung des
Abholens eines Wertes (Einlesen).– Das Schreiben in ein I/O-Register bewirkt ein Starten,
Stoppen oder ein Senden eines Datenwertes.– Die genaue Bedeutung wird individuell durch das Gerät
bestimmt.
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 24
Register der I/O-Geräte III
CPU
Register
GerätBus
Das Geräte-Register kann als eine Speicherzelle aufgefasst werden,in der Daten bzw. Kommandos an das Gerät gelegt werdenbzw. einzulesende Daten abgeholt werden.
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 25
Beispiel eines I/O-Gerätes (Drucker)
Datenregister
Statusregister
1 Byte
WB Code
Ergebnis-CodeWrite-Bit
Busy-Bit
• Zuerst wird das zu druckende Byte in das Datenregister geschrieben.• Dann wird das Write-Bit gesetzt, was bedeutet, dass der Inhalt des
Datenregisters gedruckt wird.• Während dessen setzt das Gerät das Busy-Bit auf 1, was bedeutet, dass
es beschäftigt ist.• Ist der Drucker fertig, wird das Busy-Bit gelöscht und der Ergebnis-Code
gesetzt, z.B. auf 0, was bedeutet: alles OK.
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 26
Modell des RAMs und des I/O-Bereichs
RAM-Adressen
ByteAdresse einesWortes
Adresse + 0Adresse + 1
Byte
......
Byte als kleinste und homogen überden ganzen Speicher gehende Adres-sierungseinheit
0
max-1
246
8
max
......
0
max
246
8
I/O-Adressen
Byte
2 Bytes werden auchhier zu einem Wortzusammengefasst
I/O-Adressen werdenmanchmal Ports bzw.Portnummern genannt
I/O-Adressen könnengetrennt vom RAM, aberauch im selben Adress-bereich sein.
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 27
Prinzipien von Bussystemen
EigeneAdresse
Vergleicher Datum
I/O-Elektronik
Vergleicher
EigenerAdressbereich
Datum
RAM-Matrix
Arbeitsspeicher
Adresse Art Datum
Informationen des Bus-Masters
Address-Bus
Control-Bus
Data-Bus
Puffer
Immer Slave
I/O-Gerät
Meist Slave
CPU
Immer Master
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 28
Aufbau
• AdressbusDatenleitungen mit den Adressen der Kommunikations-partner (8 bis 32 Leitungen):– Arbeitsspeicher/RAM: Adressen sind die der RAM-Zellen
(Bytes, Wörter, Doppelwörter etc.)– Adressen von Schnittstellen zur peripheren Geräten: Ports– Wird eine Adresse generiert, die zu keinem Partner gehört,
gibt es keine Kommunikation
• DatenbusDatenleitungen mit den zu transportierenden Daten(8 bis 64 Leitungen)
• KontrollbusLeitungen, die der Steuerung dienen(Synchronisation, Reset etc.)
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 29
Aufgaben des Kontrollbusses
• Art der Zugriffs:– Auf Arbeitsspeicher/RAM– Auf I/O-Gerät
• Zuteilung des Busses an ein Partner, der dann Master wird: Der Master belegt den Bus und bestimmt Adressen sowie KommunikationsrichtungDie vom Master angesprochenen Partner sind Slaves, alle anderen sind unbeteiligt.
• Mitteilung des Wunsches, Master zu werden• Mitteilung von Unterbrechungen und Reset-Signale• Synchronisation zwischen den Partnern
Anzeige, wann die Signale einen stabilen Pegel haben, Takt, Bestätigungen, Flusskontrolle etc.
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 30
Master
• Wer kann alles Master werden?– Alle CPUs - es können mehrere vorhanden sein– I/O-Geräte mit der Fähigkeit zum Zugriff auf den
Arbeitsspeicher (DMA)
• Wie lange bleibt ein Master Master?– Bis er freiwillig den Bus abgibt– Bis der Bus ihm die Kontrolle wieder abnimmt
• Wie wird ein Partner Master?– Eine spezielle Elektronik (Arbiter = Entscheider) teilt den Bus
den Partnern zu, wobei gleich berechtigte Prioritäten realisiert werden können, oder:
– Jeder meldet den Wunsch an und der setzt sich durch, der am nächsten zur CPU im Bus sich befindet (Daisy Chaining)
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 31
Arten von Bussen
• Bei den Bussen wird unterschieden, ob sie zur Kommunikation zwischen CPU und anderen Komponenten dienen (Systembusse) oder zwischen I/O-Schnittstellen und peripheren Geräten (I/O-Busse) dienen.
• Es gibt viele Systembusse:– ISA (Industry Standard Architecture, 1985) - Veraltet– EISA (Extended ISA) - Veraltet– PCI (Peripheral Component Interconnect)
Verschiedene Weiterentwicklungen– PCI-Express-Varianten
• Es gibt auch mehrere I/O-Busse:– SCSI (Small Computer System Interface)– Firewire– USB (Universal Serial Bus)
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 32
Kommunikation über Geräte-Register
• Treiber = device driver = Software zur Ansteuerung der I/O-Geräte (normalerweise) innerhalb der Kernels
• Aus der Sicht der CPU zeigt sich das I/O-Gerät als adressierbare Geräteregister, die zur Kommunikation beschrieben und gelesen werden:– Die CPU gibt dem Gerät Kommandos, indem sie die
Geräteregister über den Bus beschreibt.– Die CPU erfährt das Ergebnis von Kommandos, indem sie die
entsprechenden Register ausliest.
SR
DR
Einfaches I/O-Gerät
SR = Status RegisterDR = Datenregister
AR
SR
AR1
I/O-Gerät mit DMA
CR
SR = Status RegisterAR = AdressregisterCR = Count Register
AR2
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 33
Zugriff auf Geräte-Register I
• Spezielle I/O-InstruktionenDie I/O-Register haben spezielle Adressen (Portnummern)z. B. Intel 80x86: IN und OUT
CPU RAM I/O1 I/O2
BUS
CPU setzt beiI/O-Instruktioneneine spezielle Leitungdes Kontrollbusses
RAM ignoriert Bus,wenn dieseLeitung gesetzt ist
I/O ignoriert Bus,wenn dieseLeitung nichtgesetzt ist
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 34
Zugriff auf Geräte-Register II
• Memory Mapped I/O:Adressen der I/O-Register befinden sich innerhalb des Bus-AdressraumsZugriff mit normalen Instruktionen, d.h. es gibt keine speziellen I/O-Instruktionen, z. B. MC 680x0
Betriebs-system
BUS
I/O-Geräte verhalten sichwie der RAMCPU kommuniziert mitI/O-Geräten wie mit demRAM
PhysikalischerAddressraum
Niedrige Adressen Hohe Adressen
Lücke I/O-Geräte
Bereich, in dem RAM vorhanden ist
CPU RAM I/O1 I/O2
Programme
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 35
Direct Memory Access (DMA)
CPU RAM I/O1 I/O2
BUS
I/O-Gerät transferiert imAuftrag der CPU einenDatenblock vom/zum RAM
(1) Auftrag
(2) Daten
Status (SR)
I/O-Address (AR1)
Register
RAM-Address (AR2)
Name
Betreffende Adresseauf dem I/O-Gerät
Adresse des Datenblocks
Anzeige und Kommando
Busy-Bit
Lesen/Schreiben-BitsFehlercode der letzten Operation
Length (CR) Länge des Datenblocks
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 36
Bemerkungen
• Bei DMA wird das I/O-Gerät Bus-Master und überträgt in Konkurrenz zur CPU seine Daten direkt in den RAM bzw. holt sich seine Daten direkt aus dem RAM.
• Dies entlastet die CPU sehr stark.• Selbstverständlich können mehrere DMA-Geräte parallel
arbeiten; dann bemühen sich diese Geräte und die CPU in Konkurrenz um den Bus.
• Damit I/O-Geräte die CPU nicht besonders stark stören, können für den Zugriff der CPU auf den RAM besondere Datenpfade (extra Busse) vorgesehen werden.
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 37
Input/Output - Mit DMA-Gerät
1. Schreibe die RAM-Adresse ins Geräte-Register AR22. Schreibe die I/O-Adresse ins Geräte-Register AR1
Das kann eine Nummer eines Blocks auf einer Platte sein.3. Schreibe die Anzahl der Blöcke bzw. Bytes, die verarbeitet
werden sollen, in das Geräte-Register CR4. Nun starte den Lesevorgang durch Setzen des Read-Bits im
Status-Register des Geräts (SR). Dadurch beginnt der Lesevorgang.Oder: Durch Setzen des Schreibbits im Status-Register SR beginnt ein Schreibvorgang.
5. Das Gerät setzt sofort das Busy-Bitund beginnt zu arbeiten.
6. Am Ende wird das Busy-Bit gelöschtund ein Return-Code ins Status-Register SR geschrieben.
Status (SR)
I/O-Address (AR1)
RAM-Address (AR2)
Length (CR)
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 38
Input/Output - Ohne DMA-Gerät
1. Durch das Beschreiben der Daten- und Adressregister (DR und AR) wird der nächste I/O-Vorgang vorbereitet.
2. Durch das Beschreiben des Statusregisters SR wird der I/O-Vorgang gestartet.
3. Das Gerät arbeitet und zeigt dies durch Setzen des Busy-Bits im Statusregister SR an.Währenddessen kann die CPU dieses Bit abfragen, um das Ende des I/O-Vorgangs festzustellen.
4. Das Gerät beendet seine Arbeit: Das Busy-Bit ist gelöscht und der Status-Code in das Status-RegisterSR geschrieben.
5. Wenn gelesen wurde: Die CPU holt dasErgebnis vom Gerät ab und schreibt esin den RAM.Wenn geschrieben wurde: Die CPU prüftden Status-Code.
SR
DR
Einfaches I/O-Gerät
SR = Status RegisterDR = Datenregister
AR
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 39
Input/Output – Mit/Ohne DMA-Gerät
• In beiden Fällen beauftragt die CPU das I/O-Gerät. Das erfolgt durch das Beschreiben der Geräte-Register.
• Der Unterschied liegt im Datentransport– Ohne DMA: Die CPU selbst überträgt in kleinen Häppchen die
Daten an das Gerät bzw. holt die Daten vom Gerät ab.– Mit DMA: Die CPU ist am Datentransport nicht beteiligt. Das
Gerät schreibt bzw. liest die Daten selbständig in bzw. aus dem RAM.
• Der Auftrag unterscheidet sich auch:– Ohne DMA: Lediglich die Adresse des Datums auf dem Gerät.– Mit DMA: Adresse im RAM, Anzahl der Daten, Richtung und
Adresse der Daten auf dem Gerät.
Unterschiede zwischen Betrieb mit und ohne DMA
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 40
Motherboards
• Motherboard = Hauptplatine = Platine/Karte mit CPU, RAM, Bus und optional den Schnittstellen zur Ein-/Ausgabe.
• Das Motherboard hat eine viel niedrigere Taktrate als die CPU:– 100 MHz (veraltet)– 133 MHz..533 MHz und höher
Diese Werte gelten für den Front Side Bus (FSB), auf dessen Werte die RAM-Bausteine abgestimmt sein müssen: PC66, PC100, PC133,... (siehe Speicherriegel)
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 41
Chipsätze
• Der Chipsatz steuert die einzelnen Komponenten eines PC. Dies sind mindestens 2 Chips, die den größten Teil der Steuerung integriert haben.Dessen Leistungsfähigkeit hat einen erheblichen Einfluss auf die gesamte Performance des Rechners.
• Es gibt verschiedene Chip-Sätze, die mit bestimmten Entwürfen der Motherboards einhergehen.
• Intel beherrscht heute vollständig den Markt der Chipsätze, was früher (80er-Jahre) nicht so war.
• Erfinder der Chipsätze war 1986 Chips and Technologies (einer Firma, die es sogar heute noch gibt...).
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 42
Struktur des Motherboards
• Es gibt eine in der Leistungsfähigkeit abgestufte Busstruk-tur, die jeweils mit einem Teil eines Chipsatzes als "Brücke" verbunden wird:– Northbridge verbindet den CPU-Bus (Frontside-Bus) mit dem
PCI-Bus mit den die schnelleren peripheren Geräten– Southbridge verbindet den PCI-Bus mit dem ISA-Bus mit den
die langsamen peripheren Geräten– Super I/O-Chip ist mit dem ISA-Bus verbunden und steuert die
langsamen Geräte
• Die Chips der beiden Brücken manchmal auch zusammen mit dem Super I/O-Chip werden Chipsatz genannt.
• Neben diesem hier erläuterten Brückensystem gibt es noch ein neueres Hub-System (Hub = hier: Verteiler).
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 43
Ein Motherboard
CPU(Kühlkörper)
Northbridge
Southbridge
EISA
PCI
RAM
BIOS (EE)PROM
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 44
Intel x86 - 486
486DX2-CPU mit abgenommenen Kühler
Siehe auch: http://www.cpu-galaxy.at/CPU/Intel CPU/CPU Intel.htm
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 45
Größen von Motherboards
• Formfaktor = Größe in Länge, Breite und Höhe der Hauptplatine, Position der Befestigungen sowie physikalische Größen der Schnittstellen
• Es gibt u.a. folgende Formfaktoren:– Baby-AT (wirtschaftlich erfolgreichste Größe, ca. 13 Jahre
1983 bis 1996 benutzt)– ATX (gegenwärtig am weitesten verbreitet)– Mikro-ATX (eine kleinere billigere Version von ATX)– NLX (verbessertes LPX mit genauen Festlegungen)
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 46
PC-Busse auf Motherboards
• EISA (Extended ISA)ISA (Industry Standard Architecture)Veraltet, gilt aber heute noch als gut: sehr robust, zuverlässig und für viele Belange ausreichend
• PCI (Peripheral ComponentInterconnect) und VariantenInzwischen (fast) veraltet
PCIe 2.0
PCIe 1.1
2002PCIe 1.0
2002PCI-X 2.0
1999PCI-X 1.0
2004PCI 3.0
2002PCI 2.3
1999PCI 2.2
1991PCI 1.0
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Computer-Systeme – WS 12/13 - Teil 6/Motherboard 47
Peripheral Component Interconnect (PCI)
• Erste Version 1992/3• Version 2 von 1993, Version 2.1 hat doppelte Taktrate• 32 bit Daten- und Adressbus
Parity für Daten und Adressen• Synchrone Bus-Operationen bis 33 MHz, später 66 MHz• Selbstkonfiguration durch Komponenten• Plug-and-Play (PnP) fähig:
PnP-Fähigkeit = Bussteuerung und Karten können sich automatisch bei Aktivierung konfigurieren
• Prozessor-unabhängigWird u.a. auch von Apple Macintosh (PowerPC) benutzt
• In PCs weit verbreitet, aber am Aussterben;heute werden nur noch die Express-Versionen verbaut.
Computer-Systeme – WS 12/13 - Teil 6/Motherboard 48
PCI-Varianten
• InfiniBand: 2,5..30 Gbit/s• PCI-Express:
2,5 Gbyte/s bei 8 LeitungenHierbei wird eigentlich nur 1 Leitung definiert– PCI-X 1.0: 1 Gbyte/s– PCI-X 2.0: 2,1..4,3 Gbyte/s
www.pcisig.com
3,3 V1.000 Mbyte/s133 MHz64 bitPCI-X 1.0
3,3 V533 Mbyte/s66 MHz64 bitPCI 2.3
5 V266 Mbyte/s33 MHz64 bitPCI 2.0
5 V132 Mbyte/s33 MHz32 bitPCI 1.0
SpannungDatenrateTaktDatenbusbreiteName
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