โครงสร้างการเชื่อมโยงภายใน...
Post on 20-May-2020
3 Views
Preview:
TRANSCRIPT
โครงสรางการเชอมโยงภายในคอมพวเตอร
Interconnection Structure
เสนทางทเชอมตออปกรณพนฐานทกเสนทางรวม เรยกวา Interconnection Structure โดยมองคประกอบพนฐาน คอ
หนวยความจ า (memory) จะมการอางองตงแต
0- n สญญานควบคมคอ Read และ Write ต าแหนงจะถกอาน หรอ บนทก จะก าหนดโดย Address และ ขอมลจะถกสงเขามาโดยผาน Data
สวนประกอบเครองคอมพวเตอร(1)
หนวยไอโอ (I/O module) มลกษณะการท างาน คลายคลง กบหนวยความจ า คอ มการท างานสองแบบคอ มสญญาณ การอานขอมล (Read) และ สญญาณ การเขยนขอมล (Write) และ สวนทตางกนคอ หนวยไอโอ อาจมการเชอมตอกบอปกรณ ไอโอ ไดมากกวา 1 อยาง ซงอปกรณแตละอยางนน มการอางอง โดยใช พอรต (Port) และยงม เสนทางเชอมตอระหวางหนวยควบคม กบอปกรณตางๆ และหนวยควบคม (I\O) นนสามารถสงสญญาณ Interrupt ได
สวนประกอบคอมพวเตอร(2)
โปรเซสเซอร (Processor) จะท างานในการอานขอมล และ บนทกผลลพธในการประมวลผล และ ใชสญญาณการควบคมการท างานของระบบคอมพวเตอร และ ยงสามารถรบสญญาณ Interrupt ดวย
สวนประกอบเครองคอมพวเตอร(3)
การถายโอนขอมลการก าหนดคณลกษณะสวนประกอบและการถายโอน
ขอมลใหกนระหวางอปกรณพนฐานของคอมพวเตอร มดงตอไปน
Memory to Processor
Processor to Memory
I/O to Processor
Processor to I/O
I/O to Memory
การเชอมโยงโดยใชบส
บส (Bus) เปนเสนทางการเชอมโยงระหวางอปกรณตงแตสองชนดขนไป โดยจะมลกษณะทเดน คอ ในระบบ Bus จะมการใชสายรวมกนได ท าให อปกรณทกตวสามารถสงขอมลถงทกอปกรณ โดยปกต บสประกอบ ดวยสายสอจ านวนหลายเสน สายแตละเสนสามารถสงสญญาณ คอ 0 และ 1 และ ใช จ านวนของสายสญญาณหลายเสนในการสงขอมลในหนงหนวยเวลา ในอปกรณคอมพวเตอร จะใช ระบบ บสจ านวนหลายชนดในการสงขอมล
โครงสรางแบบบสปกตระบบบสจะประกอบดวยสายจ านวน 50 ถง 100
เสน แตละเสนมการก าหนดและหนาทโดยเฉพาะ ถงจ านวนสายจะมมากเพยงใดกตาม โดยภาพรวม จะม ระบบบสเพยง 3 ชนดเทานนคอ
Data line
Address line
Control line
(Data lines) สายสงขอมลในสายสงขอมล นน ปกต อาจมตงแต 32 เสน
จนกระทงมถง 100 เสนได ซงในแตละเสนมความสามารถในการสงขอมลทละบตดงนนจงตองมจ านวนหลายเสนในการสงในหนงหนวยเวลา จ านวนสายทรวมกนเพอสงขอมลนน จะถกเรยกวา ความกวางของชองสญญาณ (width) ดงนนประสทธภาพของระบบตวหนงทส าคญของคอมพวเตอรคอความกวางของชองสญญาณ
(Address lines) สายสญญาณต าแหนงขอมล(1)
ใชในการก าหนดต าแหนงทอยของขอมล (Source) หรอ แหลงรบขอมล (Destination) ดงนนความจหนวยความจ า สงสด ทคอมพวเตอรสามารถรบไดนน สามารถดจาก ความกวางสงสดของ สายสญญาณต าแหนงขอมล ได นอกจากน สายสญญาณ บอกต าแหนงทอยยงท าหนาทในการบอกชออปกรณไอโอ หรอ พอรตทตองการตดตอ ได
(Address lines) สายสญญาณต าแหนงขอมล(2)
ลกษณะทวไปของสายสงสญญาณ สามารถแบงไดเปน 2 สวนคอ
Higher-order bits
Lower-order bits
(Address lines) สายสญญาณต าแหนงขอมล(2.1)
Higher-order bits (module 1)มกจะใชในการเลอกอปกรณทใชใน ระบบ บส สวนใหญแลว มกจะมคาดงน ต.ย. สายสญญาณต าแหนงขอมลมความกวาง 8 bitsในการอางองอปกรณ จะเรมอางองตงแตคา > 10000000 ขนไป
(Address lines) สายสญญาณต าแหนงขอมล(2.1)
Lower-order bits (module 0)จะใชเลอกต าแหนงในหนวยความจ า หรอหมายเลขพอรตของหนวยควบคมนนๆต.ย มความกวางของสายสงสญญาณ คอ 8 บต
คาทใชในการอางองหนวยความจ า เรมตงแต01111111 และคาทนอยกวาน
(Control lines) สายสญญาณควบคม
ใชในการควบคมการใชสายสญญาณขอมล และ สายสญญาณต าแหนงทอย เนองจากสายสญญาณทงหมด เปนสวนทใชงานรวมกนส าหรบทกอปกรณ จงตองมวธการควบคมการใชสายสญญาณเหลาน
(Control lines) สายสญญาณควบคม (1)
สญญาณควบคมประกอบดวย 2 สวนใหญๆ Timing signal คอ สญญาณทบอกใหทราบวา ขอมลในสายสญญาณทงหมดนนเปนสญญาณทก าลงใชงานอยหรอไม
Command signal เปนสวนทบอกชนดของงานทจะตองท า
(Control lines) สายสญญาณควบคม (2)
ลกษณะสญญาณควบคมทใชควบคมมดงตอไปน Memory write Memory read I/O write I/O read Transfer ACK
(Control lines) สายสญญาณควบคม (2)
ลกษณะสญญาณควบคมทใชควบคมมดงตอไปน Bus request Bus grant Interrupt request Interrupt ACK Clock Reset
แผนภาพการเชอมตอแบบบส
ลกษณะการวางต าแหนงบส
บสหลก จะถกวางใวในบอรด (Printed circuitboard)และสายบสจะถกวางไวทวทงบอรด เพอเชอมตอกบอปกรณตางๆ อปกรณทเชอมตอจะตองตดตงเขาทจดเชอมตอ เรยก Slot ใน บอรด รนใหม จะมการ น าเอาอปกรณหลก เพมลงในบอรด เลย ดงนนระบบบสทอยในชพ จะเชอมตอ เขากบโปรเซสเซอร และหนวยความจ าแบบ Cache แทนการเชอมตอจดเชอมตอ Slot
ภาพแสดงโครงสรางการเชอมตอโดยใชบส
ลกษณะการท างานทท าใหบสลดประสทธภาพลง
ถามอปกรณมจ านวนมากทเชอมตอเขา บส จะท าใหระบบบสมความยาวมากขน ท าใหเกด เวลาหนวงขนเรยก (Propagation Delay) ทเกดจากการผานการควบคมไปยงอปกรณ I/O
ความตองการใชบส จากอปกรณ I/O มากเกดจนระบบบส รองรบไมเพยงพอ ท าใหเกดคอขวด
วธแกปญหาในการสงขอมลในระบบบสวธท 1 (Traditional bus architecture)
ท าใหเกดวธแกปญหาโดยใชระบบบสหลายระดบแตละดบเปนอสระแกกนและกนอนสงผลท าใหไมสงผลกระทบกบสวนตางในระบบคอมพวเตอรในภาพรวมของการท างานซงแบงบสได 3 ระดบดงน
Local bus System bus Expansion bus
Traditional bus architecture
วธแกปญหาในการสงขอมลในระบบบสวธท 2 (High-performance architecture)
โดยใชระบบบสหลายระดบในแตละระดบเปนอสระตอกน แต ในบางสวนจะมความเรวสงเพอรองรบอปกรณ I/O ทมความเรวในการท างานสงๆ Cache จะถกเชอมเขากบ System bus เรยก Buffering device เพอใชเชอมตอกบอปกรณทใชบสความเรวสง มสวนประกอบคอ Local bus System bus High-speed bus Expansion bus
High-performance architecture
ประเภทของระบบบส
สามารถแบงไดเปน 2 ประเภท
Dedicated การใชสายแบบถาวรเฉพาะงาน
Multiplexedสาย 1 เสนอาจมทงการควบคมและ
ขอมล
ประเภทของระบบบส(1)
Dedicatedจะไดรบการก าหนดการใชงานอยางถาวรใหท างาน
อยางใดอยางหนง หรอถกก าหนดใหใชงานในบาง ระบบยอยของคอมพวเตอร ในกรณ ท สายสญญาณมหลาย ประเภทแตละประเภทเชอมเขากบอปกรณบางสวนอยาง ถาวรเชน I/O bus เชอมโยงอปกรณ I/O ทงหมดเขาดวยกน และท าการเชอมตอI/O bus เขากบ System bus เรยก Physical dedication
ประเภทของระบบบส(2)
Multiplexed
การสงขอมล ต าแหนงขอมลจะถกสงไปในสายบส พรอมก าหนดสญญาณ Address valid อปกรณทกตวจะไดรบสญญาณพรอมกน และตองตรวจสอบวาเปนต าแหนงขอมลของตวเองหรอไม เมอหมดสญญาณต าแหนงทอยจะโดนลบออกไปจากสายสญญาณ และสายเสนนนจะถกน ามาเปนสายสงขอมลแทน พรอมสงสญญาณควบคมเปน Address Invalid วธการนเปนการใชสายสญญาณแบบ Time multiplexing
จงหวะเวลา (Timing)
จงหวะเวลา คอ วธการควบคมเหตการณตางๆใหสามารถท างานรวมกนไดบนบสซงปกต จะม อย 2 วธ
Synchronous timing
Asynchronous timing
จงหวะเวลา (Timing)(1)
Synchronous timing จะมการใชจงหวะสญญาณ นาฬกา เปนจงหวะใน
การรบหรอสงขอมลโดย เหตการณทกเหตการณจะเกดขนในวงรอบเรมตนของสญญาณนาฬกาเทานน ใน ซงสญญาณนาฬกาจะมการสงจงหวะ 0 และ 1 ออกมาอยางสม าเสมอเรยก 1 วงรอบสญญาณนาฬกา (clock circle )
ชวงเวลาทเกดขนในการท างานแบบSynchronous
จงหวะเวลา (Timing)(2)
Asynchronous timing เหตการณหนงทเกดขนบนบสจะเกดขนตามหลง
เหตการณทเกดกอนหนาน จะไมมการรอรอบสญญาณนาฬกา แตจะรอสญญาณความพรอมในการสงและสญญาณตอบกลบมาเทานน
ชวงเวลาทเกดขนในการท างานแบบAsynchronous (System bus read cycle)
ชวงเวลาทเกดขนในการท างานแบบAsynchronous (System bus write cycle)
ค าถามทายบท จงบอกความส าคญของระบบบส
รปแบบบสมกชนด อะไรบางและท างานอยางไร
ท าไมระบบบสจงมการออกแบบใหมหลายล าดบชนการท างาน
Propagation Delay จะเกดขนในเหตการณใดไดบาง
สวนหนวยความจ า Cache มไวเพออะไร
สวนหนวยความจ า Cache และ Cache Control มความแตกตางกนอยางไร
จงหวะเวลาและการ Synchronous มความสมพนธกนอยางไร
top related