adg508f/adg509f/adg528f: 故障保護機能付 4 ／ 8 ......adg508f/adg509f/adg528f rev. e － 5/18...

故障保護機能付4/8チャンネルアナログ・マルチプレクサ

ADG508F/ADG509F/ADG528F

Rev. E

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2001–2009 Analog Devices, Inc. All rights reserved.

本社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル電話 03（5402）8200

大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー電話 06（6350）6868

特長小さいオン抵抗: 300 Ω (typ) 高速なスイッチング時間 tON : 最大 250 ns tOFF : 最大 250 ns

低消費電力: 最大 3.3 mW 故障および過電圧保護 (−40 V～+55 V) 電源オフで全スイッチがオフ過電圧発生時にオン・チャンネルのアナログ出力を電源電圧以内に

クランプラッチアップ保護構造ブレーク・ビフォー・メーク構成 TTL/CMOS 互換入力

アプリケーション既存マルチプレクサ・アプリケーション (故障保護と非故障保護) マルチプレクサ機能を必要とする新デザイン

機能ブロック図

S1

S8

A0

D

ADG508F/ADG528F

A1 A2 EN

1 OF 8DECODER

ADG528FONLY

WRRS

0003

5-00

1

S1A

A0

DA

ADG509F

A1

S4A

S1B

S4BDB

EN

1 OF 4DECODER

0003

5-10

1

図 1.

概要 ADG508F、ADG509F、ADG528F

1は CMOS アナログ・マルチプ

レクサであり、ADG508F と ADG528F は 8 個のシングル・チャンネルで、ADG509F は 4 個の差動チャンネルで、それぞれ構成されています。これらのマルチプレクサは故障保護機能を持っ

ています。直列の n チャンネル―p チャンネル―n チャンネルのMOSFET 構造を採用して、過電圧時または電源損失時にデバイスと信号源を保護します。このマルチプレクサは、−40 V～+55 V の連続過電圧入力に耐えることができます。故障状態では、マルチプレクサ入力 (または出力)はオープンになるため、リーク電流は数 nA になります。この機能は、マルチプレクサとマルチプレクサが駆動する回路を保護するだけでなく、このマル

チプレクサを駆動するセンサーまたは信号源も保護します。

ADG508F と ADG528F は、3 ビットのバイナリ・アドレス・ライン A0、A1、A2 による指定に基づき、8 入力の内の 1 つを共通出力に接続します。ADG509F は、2 ビットのバイナリ・アドレス・ライン A0 と A1 による指定に基づき、4 差動入力の内の１つを共通差動出力に接続します。ADG528F は、マイクロプロセッサとのインターフェースを可能にするアドレス・ラッチと

コントロール・ラッチを内蔵しています。EN 入力は、各デバイスをイネーブルまたはディスエーブルするときに使います。

ディスエーブルされると、すべてのチャンネルはスイッチ・オフ

されます。

製品のハイライト 1. 故障保護機能。

ADG508F/ADG509F/ADG528F は、−40 V～+55 V の連続過電圧入力に耐えることができます。電源がオフになる故障

状態では、全チャンネルがターンオフし、リーク電流は数

nA になります。 2. 故障状態ではオン・チャンネルがターンオフします。 3. RONが小さい。 4. 高速なスイッチング時間。 5. ブレーク・ビフォー・メーク・スイッチング動作。

入力信号の瞬時短絡を防止するためにスイッチでブレー

ク・ビフォー・メーク動作を保証。 6. トレンチ・アイソレーションによりラッチアップを解消。

絶縁トレンチにより p チャンネルと n チャンネルの MOSFET を分離することによりラッチアップを防止。

1米国特許 No.4,446,303 と No.5,389, 811 により保護されています。


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目次特長 ..................................................................................................... 1 アプリケーション .............................................................................. 1 機能ブロック図.................................................................................. 1 概要 ..................................................................................................... 1 製品のハイライト .............................................................................. 1 改訂履歴.............................................................................................. 2 仕様 ..................................................................................................... 3 両電源.............................................................................................. 3

真理値表.......................................................................................... 4

タイミング図.................................................................................. 5

絶対最大定格......................................................................................6 ESDの注意 ......................................................................................6

ピン配置およびピン機能説明 ..........................................................7 代表的な性能特性 ..............................................................................8 用語....................................................................................................10 動作原理............................................................................................ 11 テスト回路........................................................................................12 外形寸法............................................................................................15 オーダー・ガイド ........................................................................18

改訂履歴 7/09—Rev. D: Rev. E Updated Format.......................................................................Universal Added TSSOP .........................................................................Universal Updated Outline Dimensions ............................................................. 15 Changes to Ordering Guide................................................................ 18 4/01—Data Sheet Changed from Rev. C to Rev. D. Changes to Ordering Guide.................................................................. 1 Changes to Specifications Table........................................................... 2 Max Ratings Changed .......................................................................... 4 Deleted 16-Lead Cerdip from Outline Dimensions ............................ 11 Deleted 18-Lead Cerdip from Outline Dimensions ............................ 12


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仕様両電源特に指定がない限り、VDD = +15 V ± 10%、VSS = -15 V ± 10%、GND = 0 V。

表 1.

B Version Parameter +25°C −40°C to +85°C Unit Test Conditions/Comments ANALOG SWITCH

Analog Signal Range VSS + 3 V min VDD − 1.5 V max RON 300 350 Ω typ −10 V ≤ VS ≤ +10 V, IS = 1 mA; VDD = +15 V ± 10%, VSS = −15 V ± 10% 400 Ω max −10 V ≤ VS ≤ +10 V, IS = 1 mA; VDD = +15 V ± 5%, VSS = −15 V ± 5% RON Drift 0.6 %/°C typ VS = 0 V, IS = 1 mA RON Match 5 % max VS = 0 V, IS = 1 mA

LEAKAGE CURRENTS Source OFF Leakage IS (OFF) ±0.02 nA typ VD = ±10 V, VS = +10 V;

±1 ±50 nA max See Figure 22

Drain OFF Leakage ID (OFF) ±0.04 nA typ VD = ±10 V, VS = +10 V;

ADG508F/ADG528F ±1 ±60 nA max See Figure 23 ADG509F ±1 ±30 nA max

Channel ON Leakage ID, IS (ON) ±0.04 nA typ VS = VD = ± 10 V; ADG508F/ADG528F ±1 ±60 nA max See Figure 24 ADG509F ±1 ±30 nA max

FAULT Output Leakage Current ±0.02 nA typ VS = ±33 V, VD = 0 V, see Figure 23

(With Overvoltage) ±2 ±2 μA max Input Leakage Current ±0.005 μA typ VS = ±25 V, VD = +10 V, see Figure 25

(With Overvoltage) ±2 μA max Input Leakage Current ±0.001 μA typ VS = ±25 V, VD = VEN = A0, A1, A2 = 0 V

(With Power Supplies OFF) ±2 μA max See Figure 26 DIGITAL INPUTS

Input High Voltage, VINH 2.4 V min Input Low Voltage, VINL 0.8 V max Input Current, IINL or IINH ±1 μA max VIN = 0 or VDD CIN, Digital Input Capacitance 5 pF typ

DYNAMIC CHARACTERISTICS1 tTRANSITION 200 ns typ RL = 1 MΩ, CL = 35 pF; 300 400 ns max VS1 = ±10 V, VS8 = +10 V; see Figure 27

tOPEN 50 ns typ RL = 1 kΩ, CL = 35 pF; 25 10 ns min VS = 5 V; see Figure 28 tON (EN, WR) 200 ns typ RL = 1 kΩ, CL = 35 pF; 250 400 ns max VS = 5 V; see Figure 29 tOFF (EN, RS) 200 ns typ RL = 1 kΩ, CL = 35 pF; tSETT, Settling Time 250 400 ns max VS = 5 V; see Figure 29

0.1% 1 μs typ RL = 1 kΩ, CL = 35 pF; 0.01% 2.5 μs typ VS = 5 V

ADG528F Only tW, Write Pulse Width 100 120 ns min tS, Address, Enable Setup Time 100 ns min tH, Address, Enable Hold Time 10 ns min tRS, Reset Pulse Width 100 ns min


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B Version Parameter +25°C −40°C to +85°C Unit Test Conditions/Comments

Charge Injection 4 pC typ VS = 0 V, RS = 0 Ω,CL= 1 nF; see Figure 32 OFF Isolation 68 dB typ RL = 1 kΩ, CL = 15 pF, f = 100 kHz;

50 dB min VS = 7 V rms; see Figure 33 CS (OFF) 5 pF typ CD (OFF)

ADG508F/ADG528F 50 pF typ ADG509F 25 pF typ

POWER REQUIREMENTS IDD 0.1 0.2 mA max VIN = 0 V or 5 V ISS 0.1 0.1 mA max

1 設計上保証しますが、出荷テストは行いません。

真理値表表 2.ADG508F の真理値表

A2 A1 A0 EN ON Switch X X X 0 None 0 0 0 1 1 0 0 1 1 2 0 1 0 1 3 0 1 1 1 4 1 0 0 1 5 1 0 1 1 6 1 1 0 1 7 1 1 1 1 8 X = Don’t Care

表 3.ADG509F の真理値表

A1 A0 EN ON Switch Pair X X 0 None 0 0 1 1 0 1 1 2 1 0 1 3 1 1 1 4 X = Don’t Care

表 4.ADG528F の真理値表

A2 A1 A0 EN WR RS ON Switch X X X X 1 Retains previous switch condition X X X X X 0 None (address and enable latches cleared) X X X 0 0 1 None 0 0 0 1 0 1 1 0 0 1 1 0 1 2 0 1 0 1 0 1 3 0 1 1 1 0 1 4 1 0 0 1 0 1 5 1 0 1 1 0 1 6 1 1 0 1 0 1 7 1 1 1 1 0 1 8 X = Don’t Care


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タイミング図図 2 に、スイッチ・アドレスとイネーブル入力をラッチするタイミング・シーケンスを示します。ラッチはレベル検出であるため、WRがロー・レベルのとき、ラッチはトランスペアレントになり、スイッチがアドレスとイネーブル入力に応答します。この入力データは、WRの立ち上がりエッジでラッチされます。

.

tW

50% 50%

tS tH

0.8V

2V

3V

WR

0V

3V

0V

A0, A1, A2EN

0003

5-00

2

図 2. スイッチ・アドレスとイネーブル入力をラッチする ADG528F のタイミング・シーケンス

図 3 に、リセット・パルス幅tRSとリセット・ターンオフ時間tOFF (RS)を示します。すべてのデジタル入力信号の立ち下がり時間と立ち上がり時間は、3 Vの 10%～90% で測定します。tR = tF = 20 ns。

tRS

50% 50%

0.8VO

3V

RS

0V

VOSWITCHOUTPUT

tOFF (RS)

0V

0003

5-00

3

図 3.ADG528F のリセット・パルス幅


Rev. E － 6/18 －

絶対最大定格特に指定がない限り、TA = +25°C。

表 5.

Parameter Rating VDD to VSS 44 V VDD to GND −0.3 V to +25 V VSS to GND +0.3 V to −25 V Digital Input, EN, Ax −0.3 V to VDD + 2 V or 20

mA, whichever occurs first VS, Analog Input Overvoltage with

Power On VSS − 25 V to VDD + 40 V

VS, Analog Input Overvoltage with Power Off

−40 V to +55 V

Continuous Current, S or D 20 mA Peak Current, S or D

(Pulsed at 1 ms, 10% Duty Cycle Max) 40 mA Operating Temperature Range

Industrial (B Version) −40°C to +85°C Storage Temperature Range −65°C to +150°C Junction Temperature 150°C TSSOP θJA, Thermal Impedance 112°C/W

Plastic Package θJA, Thermal Impedance

16-Lead 117°C/W 18-Lead 110°C/W

Lead Temperature, Soldering (10 sec) 260°C SOIC Package θJA, Thermal Impedance

Narrow Body 77°C/W Wide Body 75°C/W

Lead Temperature, Soldering Vapor Phase (60 sec) 215°C Infrared (15 sec) 220°C

PLCC Package θJA, Thermal Impedance 90°C/W Lead Temperature, Soldering

Vapor Phase (60 sec) 215°C Infrared (15 sec) 220°C

上記の絶対最大定格を超えるストレスを加えるとデバイスに恒

久的な損傷を与えることがあります。この規定はストレス定格

の規定のみを目的とするものであり、この仕様の動作のセクシ

ョンに記載する規定値以上でのデバイス動作を定めたものでは

ありません。デバイスを長時間絶対最大定格状態に置くとデバ

イスの信頼性に影響を与えます。

ESDの注意 ESD（静電放電）の影響を受けやすいデバイスです。電荷を帯びたデバイスや回路ボード

は、検知されないまま放電することがありま

す。本製品は当社独自の特許技術である ESD保護回路を内蔵してはいますが、デバイスが

高エネルギーの静電放電を被った場合、損傷

を生じる可能性があります。したがって、性

能劣化や機能低下を防止するため、ESD に対する適切な予防措置を講じることをお勧めし

ます。


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ピン配置およびピン機能説明

A0 1EN 2

VSS 3S1 4

A116A215GND14VDD13

S2 5S3 6S4 7

S512S611S710

D 8 S89

ADG508FTOP VIEW

(Not to Scale)

0003

5-00

4

図 4.ADG508F のピン配置 TSSOP/DIP/SOIC

A0 1EN 2

VSS 3S1A 4

A116GND15VDD14S1B13

S2A 5S3A 6S4A 7

S2B12S3B11S4B10

DA 8 DB9

ADG509FTOP VIEW

(Not to Scale)

0003

5-00

5

図 5.ADG509F のピン配置 TSSOP/DIP/SOIC

WR 1A0 2EN 3

VSS 4

RS18A117A216GND15

S1 5S2 6S3 7

VDD14S513S612

S4 8 S711D 9 S810

ADG528FTOP VIEW

(Not to Scale)

0003

5-00

6

図 6.ADG528F のピン配置 DIP

1 20 1923

4

5

6

7

8

18

17

16

15

14

9 10 11 12 13

NC = NO CONNECT

EN

VSSS1

S2

S3

A2

GND

VDDS5

S6

A0

WR

NC

RS

A1

S4 D NC S8 S7

PIN 1INDENTFIER

ADG528FTOP VIEW

(Not to Scale)

0003

5-00

7

図 7.ADG528F のピン配置 PLCC


Rev. E － 8/18 －

代表的な性能特性 2000

1000

015–15 –10 –5 0 5 10

500

1750

1500

1250

750

250

VD, VS (V)

RO

N (Ω

)

TA = 25°C

VDD = +5V VSS = –5V

VDD = +10VVSS = –10V

0003

5-00

8

図 8.VD (VS)の関数としてのオン抵抗

1m

1µ

1p–50 –30 –20 –10 0 10 20 30 40 50 60–40

1n

100µ

10µ

10n

100n

10p

100p

VIN INPUT VOLTAGE (V)

I SIN

PUT

LEA

KA

GE

(A)

OPERATING RANGE

VDD = 0V VSS = 0V VD = 0V

0003

5-00

9

図 9. VS (電源オフ)の関数としての入力リーク電流、過電圧状態

1m

1µ

1p–50 –30 –20 –10 0 10 20 30 40 50 60–40

1n

100µ

10µ

10n

100n

10p

100p

VIN INPUT VOLTAGE (V)

I DIN

PUT

LEA

KA

GE

(A)

OPERATING RANGE

VDD = +15V VSS = –15V VD = 0V

0003

5-01

0

図 10. VS (電源オン)の関数としての出力リーク電流、過電圧状態

2000

1000

015–15 –10 –5 0 5 10

500

1750

1500

1250

750

250

VD, VS (V)

RO

N (Ω

)

VDD = +15V VSS = –15V

TA = 125°C TA = 85°C

TA = 25°C

0003

5-01

1

図 11.様々な温度での VD (VS)の関数としてのオン抵抗

1m

1µ

1p–50 –30 –20 –10 0 10 20 30 40 50 60–40

1n

100µ

10µ

10n

100n

10p

100p

INPUT VOLTAGE (V)

I SIN

PUT

LEA

KA

GE

(A)

OPERATING RANGE

VDD = +15V VSS = –15V VD = 0V

0003

5-01

2

図 12. VS (電源オン)の関数としての入力リーク電流、過電圧状態

0.3

0.2

–0.2–14 –10 –6 –2 2 6 10 14

0.1

0.0

–0.1

VS, VD (V)

LEA

KA

GE

CU

RR

ENTS

(nA

)

IS (OFF)

IS (OFF)

IS (ON)

VDD = +15VVSS = –15VTA = 25°C

0003

5-01

3

図 13.VD (VS)の関数としてのリーク電流


Rev. E － 9/18 －

100

10

0.0145 5525 65 75 85 95 10535

1

115 125

0.1

TEMPERATURE (°C)

LEA

KA

GE

CU

RR

ENTS

(nA

)

VDD = +15V VSS = –15V VD = +10V VS = –10V

IS (OFF)

ID (ON)

ID (OFF)

0003

5-01

4

図 14.温度の関数としてのリーク電流

260

240

10010 11 12 13 14 15

120

tON (EN)

220

200

180

160

140SW

ITC

HIN

G T

IME

(ns)

POWER SUPPLY (V)

VIN = 2V

tTRANSITION

tOFF (EN)

0003

5-01

5

図 15.電源電圧対スイッチング時間

280

240

10025 45 65 85 105 125

120

220

200

180

160

140

TEMPERATURE (°C)

SWIT

CH

ING

TIM

E (n

s)

260 VDD = +15V VSS = –15V VIN = +5V tON (EN)

tTRANSITION

tOFF (EN)

0003

5-01

6

図 16.スイッチング時間の温度特性


Rev. E － 10/18 －

用語 VDD 正電源電位。

VSS 最も負側の電源電位。

GND グラウンドリファレンス(0 V)。

RON D-S 間の抵抗。

RON ドリフト温度変化が 1°C 変化したときの RONの変化。

RONの不一致任意の 2 チャンネル間での RONの差。

IS (OFF) スイッチ「オフ」時のソース・リーク電流。

ID (OFF) スイッチ「オフ」時のドレイン・リーク電流。

ID、IS (ON) スイッチ「オン」時のチャンネル・リーク電流。

VD (VS) D、S ピンのアナログ電圧。

CS (OFF) オフ状態のチャンネル入力容量。

CD (OFF) オフ状態のチャンネル出力容量。

CD、CS (ON) オン時のスイッチ容量。

CIN デジタル入力容量。

tON (EN) デジタル入力の 50%/90%ポイントとスイッチ・オン状態との間の遅延時間。

tOFF (EN) デジタル入力の 50%/90%ポイントとスイッチ・オン状態との間の遅延時間。

tTRANSITION あるアドレス状態から別のアドレス状態へ切り替わるときのデ

ジタル入力の 50%/90%ポイントとスイッチ・オン状態との間の遅延時間。

tOPEN あるアドレス状態から別のアドレス状態へ切り替わるときの両

スイッチの 80%ポイント間で測定したオフ時間。

VINL ロジック 0 の最大入力電圧。

VINH ロジック 1 の最小入力電圧。

IINL (IINH) デジタル入力の入力電流。

オフ時アイソレーションオフ状態のチャンネルを通過する不要信号の大きさ。

チャージ・インジェクションスイッチング時にデジタル入力からアナログ出力へ伝達される

グリッチ・インパルスの大きさ。

IDD 正の電源電流。

ISS 負の電源電流。


Rev. E － 11/18 －

動作原理 ADG508F/ADG509F/ADG528F マルチプレクサは、電源電圧の有無によらず、−40 V～+55 Vの過電圧に耐えることができます。マルチプレクサの各チャンネルは、直列に接続されたnチャンネル ―pチャンネル―nチャンネルのMOSFETから構成されています。アナログ入力が電源電圧を超えると、MOSFETの 1 つがオフになり、電流をμA以下のレベルに制限するため、過電圧によりマルチプレクサの後ろの回路が破壊されるのを防止します。図 17 に、これらのマルチプレクサが連続過電圧に耐えることを可能にする

チャンネル・アーキテクチャを示します。

VSS + 3 V～VDD − 1.5 V のアナログ入力を ADG508F/ ADG509F/ ADG528F に加えると、マルチプレクサは標準のマルチプレクサとして機能し、たとえば最大オン抵抗 400 Ω の標準マルチプレクサのような仕様を持ちますが、過電圧をデバイスに加えると、

3 個の MOSFET の内の 1 つがターンオフします。

図 17～図 20 に、種々の過電圧状態に対する 3 個のMOSFETの状態を示します。オン・チャンネルに加えるアナログ入力が正の

電源ラインに近づくと、アナログ入力の電圧がVDDとnチャンネル・スレッショールド電圧 (VTN)との間の差を超えるため、nチャンネル MOSFETがターンオフします。 VSS より負側の電圧をマルチプレクサに加えると、アナログ入力がVSSとpチャンネル・スレッショールド電圧 (VTP)との間の差より負側になるため、pチャンネル MOSFET がターンオフします。VTN は公称 1.5 Vで、 VTPは 3 V (typ)であるため、マルチプレクサのアナログ入力範囲は±15 V の電源を使用したとき −12 V～+13.5 Vに制限されます。

電源電圧が存在し、かつチャンネルがオフの場合も、過電圧が

発生すると、p チャンネル MOSFET または一方の n チャンネル MOSFET がターンオフします。

最後に、電源がオフになると、各 MOSFET のゲートはグラウンド・レベルになります。負の過電圧では最初の n チャンネル MOSFET がオンになりますが、過電圧により発生するバイアスにより、p チャンネル MOSFET はターンオフしたままになります。正の過電圧では、最初の直列 MOSFET に加わるゲート―ソース間電圧が負になるため、この MOSFET はオフを維持します。

故障状態では、ADG508F/ADG509F/ADG528F のリーク電流は数μA に制限されます。この機能により、マルチプレクサと後続の回路が過ストレスから保護され、さらにマルチプレクサを駆動

する信号源も保護されます。また、マルチプレクサの他のチャ

ンネルは過電圧に乱されることがなく、通常の動作を続けるこ

とができます。

Q1 Q2 Q3+55VOVERVOLTAGE

n-CHANNELMOSFET IS

OFFVDD VSS

0003

5-01

7

図 17.オン・チャンネルに対する+55 V の過電圧入力

Q1 Q2 Q3–40VOVERVOLTAGE

n-CHANNELMOSFET IS

ON p-CHANNELMOSFET ISOFFVSS VDD 00

035-

018

図 18. 電源オン時マルチプレクサのオフ・チャンネルでの−40 V 過電圧

Q1 Q2 Q3+55VOVERVOLTAGE

n-CHANNELMOSFET IS

OFF

0003

5-01

9

図 19.電源オフ時の+55 V 過電圧

Q1 Q2 Q3–40VOVERVOLTAGE

n-CHANNELMOSFET IS

ON p-CHANNELMOSFET IS

OFF 0003

5-02

0

図 20.電源オフ時の-40 V 過電圧


Rev. E － 12/18 －

テスト回路 IDS

S

RON = V1/IDS

V1

VS

D

0003

5-02

1

図 21.オン抵抗

S1

S2

S8

VD

IS (OFF)

VS

VDD VSS

VDD VSS

D

0.8VEN

A

0003

5-02

2

図 22.IS (Off)

S1

S2

S8

VS

ID (OFF)

VD

VDD VSS

VDD VSS

D

0.8VEN

A

0003

5-02

3

図 23.ID (Off)

S1

S2

S8

VS

ID (ON)

VD

VDD VSS

VDD VSS

D

2.4VEN

A

0003

5-02

5

図 24.ID (On)

S1

S2

S8

VS

VDD VSS

VDD VSS

D

0.8VEN

A

0003

5-02

6

図 25.入力リーク電流 (過電圧時)

A2

0V0V

VDD VSS

VS

D

0VA1A0ENRS

GND WR

ADG528F*S1

S8

A

0003

5-02

7

図 26.入力リーク電流 (電源オフ時)


Rev. E － 13/18 －

A2VSSVDD

D

VS1VIN

VS8

VOUT

A1A0

ENRS

GND WR

ADG528F*

S1

S8S2 TO S7

2.4V

50Ω

RL1MΩ

CL35pF

VSSVDD

*SIMILAR CONNECTION FOR ADG508F/ADG509F.

3V

50%

VOUT

tTRANSITION

90%

90%

tTRANSITION

ADDRESSDRIVE (VIN)

50%

0003

5-02

4

図 27.マルチプレクサのスイッチング時間 tTRANSITION

A2VSSVDD

D

VSVIN

VOUT

A1A0

ENRS

GND WR

ADG528F*

S1

S8

S2 TO S7

2.4V

50Ω

RL1kΩ

CL35pF

VSSVDD

ADDRESSDRIVE (VIN)

3V

VOUT

tOPEN

80% 80%


0003

5-02

9

図 28.ブレーク・ビフォー・メーク時間遅延 tOPEN

A2VSSVDD

D

VS

VIN

VOUT

A1A0

ENRS

GND WR

ADG528F*

S1

S2 TO S8

RL1kΩ

CL35pF

VSSVDD

ENABLEDRIVE (VIN)

3V

0V

0V

VO

OUTPUT

tON (EN)

tOFF (EN)

50%50%

0.9VO

VRS


0003

5-03

0

図 29.イネーブル遅延 tON (EN)、tOFF (EN)

A2VSSVDD

D

VS

VRS

VOUT

A1A0

EN2.4V

RS

GNDWR

ADG528F

S1

S2 TO S8

RL1kΩ

CL35pF

VSSVDD

WR

3V

50%

0V

0V

VO

OUTPUT

VWR

tON (WR)

0.2VO

0003

5-03

1

図 30.書き込みターンオン時間 tON (WR)


Rev. E － 14/18 －

A2VDD

VDD

VSS

VSS

D

VS

VIN

VOUT

A1A0

EN2.4VRS

GND WR

ADG528F*


S1

S2 TO S8

RL1kΩ

CL35pF

RS

3V

0V

50% 50%

0V

VO

SWITCHOUTPUT

tRStOFF (RS)

0.8VO

0003

5-03

2

図 31.リセット・ターンオフ時間 tOFF (RS)

3V

VOUT

LOGICINPUT (VIN)

QINJ = CL × ΔVOUT

0V

A2

VOUTD


A1A0

EN

RS

GND WR

ADG528F*2.4V

S

CL1nF

VS

VSS

VSS

VDD

VDD

VIN

RS

ΔVOUT

0003

5-03

3

図 32.チャージ・インジェクション

A2VDD

VDD

VSS

VSS

VIN

D VOUT

A1A0

EN

2.4V RS

GND WR

S1

S8

RL1kΩ

0003

5-03

4

ADG528F*

*SIMILAR CONNECTION FOR ADG508F/ADG509F. 図 33.オフ時アイソレーション


Rev. E － 15/18 －

外形寸法

CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS(IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FORREFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS.

COMPLIANT TO JEDEC STANDARDS MS-001-AB

0731

06-B

0.022 (0.56)0.018 (0.46)0.014 (0.36)

0.150 (3.81)0.130 (3.30)0.115 (2.92)

0.070 (1.78)0.060 (1.52)0.045 (1.14)

16

1 8

9

0.100 (2.54)BSC

0.800 (20.32)0.790 (20.07)0.780 (19.81)

0.210 (5.33)MAX

SEATINGPLANE

0.015(0.38)MIN

0.005 (0.13)MIN

0.280 (7.11)0.250 (6.35)0.240 (6.10)

0.060 (1.52)MAX

0.430 (10.92)MAX

0.014 (0.36)0.010 (0.25)0.008 (0.20)

0.325 (8.26)0.310 (7.87)0.300 (7.62)

0.015 (0.38)GAUGEPLANE

0.195 (4.95)0.130 (3.30)0.115 (2.92)

図 34.16 ピン・プラスチック・デュアルインライン・パッケージ[PDIP] ナロー・ボディ

(N-16) 寸法:インチ(mm)

CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS(IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FORREFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

COMPLIANT TO JEDEC STANDARDS MS-012-AC

10.00 (0.3937)9.80 (0.3858)

16 9

81

6.20 (0.2441)5.80 (0.2283)

4.00 (0.1575)3.80 (0.1496)

1.27 (0.0500)BSC

SEATINGPLANE

0.25 (0.0098)0.10 (0.0039)

0.51 (0.0201)0.31 (0.0122)

1.75 (0.0689)1.35 (0.0531)

0.50 (0.0197)0.25 (0.0098)

1.27 (0.0500)0.40 (0.0157)

0.25 (0.0098)0.17 (0.0067)

COPLANARITY0.10

8°0°

0606

06-A

45°

図 35.16 ピン標準スモール・アウトライン・パッケージ[SOIC-N] ナロー・ボディ(R-16) 寸法: mm (インチ)


Rev. E － 16/18 －

CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS(IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FORREFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

COMPLIANT TO JEDEC STANDARDS MS-013-AA

0327

07-B

10.50 (0.4134)10.10 (0.3976)

0.30 (0.0118)0.10 (0.0039)

2.65 (0.1043)2.35 (0.0925)

10.65 (0.4193)10.00 (0.3937)

7.60 (0.2992)7.40 (0.2913)

0.75 (0.0295)0.25 (0.0098) 45°

1.27 (0.0500)0.40 (0.0157)

COPLANARITY0.10 0.33 (0.0130)

0.20 (0.0079)0.51 (0.0201)0.31 (0.0122)

SEATINGPLANE

8°0°

16 9

81

1.27 (0.0500)BSC

図 36.16 ピン標準スモール・アウトライン・パッケージ[SOIC-W] ワイド・ボディ(RW-16)

寸法: mm (インチ)

CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS(IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FORREFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS.

COMPLIANT TO JEDEC STANDARDS MS-001

0707

06-A

0.022 (0.56)0.018 (0.46)0.014 (0.36)

0.150 (3.81)0.130 (3.30)0.115 (2.92)

0.070 (1.78)0.060 (1.52)0.045 (1.14)

18

1 9

10

0.100 (2.54)BSC

0.920 (23.37)0.900 (22.86)0.880 (22.35)

0.210 (5.33)MAX

SEATINGPLANE

0.015(0.38)MIN

0.005 (0.13)MIN

0.280 (7.11)0.250 (6.35)0.240 (6.10)

0.060 (1.52)MAX

0.430 (10.92)MAX

0.014 (0.36)0.010 (0.25)0.008 (0.20)

0.325 (8.26)0.310 (7.87)0.300 (7.62)

0.015 (0.38)GAUGEPLANE

0.195 (4.95)0.130 (3.30)0.115 (2.92)

図 37.18 ピン・プラスチック・デュアルインライン・パッケージ[PDIP] ナロー・ボディ

(N-18) 寸法:インチ(mm)


Rev. E － 17/18 －

COMPLIANT TO JEDEC STANDARDS MO-047-AACONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS(IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FORREFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

0.020 (0.50)R

BOTTOMVIEW

(PINS UP)

0.021 (0.53)0.013 (0.33)

0.330 (8.38)0.290 (7.37)0.032 (0.81)

0.026 (0.66)

0.056 (1.42)0.042 (1.07) 0.20 (0.51)MIN

0.120 (3.04)0.090 (2.29)

34

1918

89

1413

TOP VIEW(PINS DOWN)

0.395 (10.03)0.385 (9.78) SQ

0.356 (9.04)0.350 (8.89) SQ

0.048 (1.22 )0.042 (1.07)

0.048 (1.22)0.042 (1.07)

0.020(0.51)

R

0.050(1.27)BSC

0.180 (4.57)0.165 (4.19)

0.045 (1.14)0.025 (0.64) R

PIN 1IDENTIFIER

図 38.20 ピン・プラスチック・リード付きチップ・キャリア [PLCC] (P-20)

寸法:インチ(mm)

16 9

81

PIN 1

SEATINGPLANE

8°0°

4.504.404.30

6.40BSC

5.105.004.90

0.65BSC

0.150.05

1.20MAX

0.200.09 0.75

0.600.45

0.300.19

COPLANARITY0.10

COMPLIANT TO JEDEC STANDARDS MO-153-AB

図 39.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-16) 寸法: mm


Rev. E － 18/18 －

オーダー・ガイド Model Temperature Range Package Description Package Option ADG508FBN −40°C to +85°C 16-Lead PDIP N-16 ADG508FBNZ −40°C to +85°C 16-Lead PDIP N-16 ADG508FBRN −40°C to +85°C 16-Lead SOIC_N R-16 ADG508FBRN–REEL7 −40°C to +85°C 16-Lead SOIC_N R-16 ADG508FBRNZ −40°C to +85°C 16-Lead SOIC_N R-16 ADG508FBRNZ–REEL7 −40°C to +85°C 16-Lead SOIC_N R-16 ADG508FBRW −40°C to +85°C 16-Lead SOIC_W RW-16 ADG508FBRWZ −40°C to +85°C 16-Lead SOIC_W RW-16 ADG508FBRWZ-REEL −40°C to +85°C 16-Lead SOIC_W RW-16 ADG508FBRUZ −40°C to +85°C 16-Lead TSSOP RU-16 ADG508FBRUZ-REEL7 −40°C to +85°C 16-Lead TSSOP RU-16 ADG509FBN −40°C to +85°C 16-Lead PDIP N-16 ADG509FBNZ −40°C to +85°C 16-Lead PDIP N-16 ADG509FBRN −40°C to +85°C 16-Lead SOIC_N R-16 ADG509FBRN–REEL7 −40°C to +85°C 16-Lead SOIC_N R-16 ADG509FBRNZ −40°C to +85°C 16-Lead SOIC_N R-16 ADG509FBRNZ–REEL7 −40°C to +85°C 16-Lead SOIC_N R-16 ADG509FBRW −40°C to +85°C 16-Lead SOIC_W RW-16 ADG509FBRW-REEL −40°C to +85°C 16-Lead SOIC_W RW-16 ADG509FBRWZ −40°C to +85°C 16-Lead SOIC_W RW-16 ADG509FBRWZ-REEL −40°C to +85°C 16-Lead SOIC_W RW-16 ADG509FBRUZ −40°C to +85°C 16-Lead TSSOP RU-16 ADG509FBRUZ-REEL7 −40°C to +85°C 16-Lead TSSOP RU-16 ADG528FBN −40°C to +85°C 18-Lead PDIP N-18 ADG528FBNZ −40°C to +85°C 18-Lead PDIP N-18 ADG528FBP −40°C to +85°C 20-Lead PLCC P-20 ADG528FBP-REEL −40°C to +85°C 20-Lead PLCC P-20 ADG528FBPZ −40°C to +85°C 20-Lead PLCC P-20

特長アプリケーション機能ブロック図概要製品のハイライト目次改訂履歴仕様両電源真理値表タイミング図

絶対最大定格ESDの注意

ピン配置およびピン機能説明代表的な性能特性用語動作原理テスト回路外形寸法オーダー・ガイド

adg508f/adg509f/adg528f: 故障保護機能付 4 ／ 8 ......adg508f/adg509f/adg528f rev. e － 5/18...

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