adclk905/adclk907/adclk925: 超高速sige ecl …¶…高速sige...

超高速SiGeECLクロック／データ・バッファ

ADCLK905/ADCLK907/ADCLK925

Rev. 0

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2007 Analog Devices, Inc. All rights reserved.

本社／105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル電話 03（5402）8200

大阪営業所／532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号電話 06（6350）6868

特長 95 ps の伝播遅延 7.5 GHz のトグル・レート 60 ps（typ）の出力立上がり／立下がり 60 fs のランダム・ジッタ（RJ）両入力ピンのオンチップ終端拡張工業用温度範囲：−40～+125°C 2.5 ～ 3.3 V 電源（VCC − VEE）

アプリケーションクロック／データ信号の再生とレベル・シフト自動試験装置（ATE）高速計測機器高速ライン・レシーバスレッショールド検出コンバータのクロッキング

概要 ADCLK905（1 入力 1 出力）、ADCLK907（2 個の 1 入力 1 出力）、

ADCLK925（1入力 2出力）は、アナログ・デバイセズ独自のXFCB3シリコン・ゲルマニウム（SiGe）バイポーラ・プロセスで製造さ

れた超高速のクロック／データ・バッファです。

ADCLK905/ADCLK907/ADCLK925は、フルスイングECL（エミッ

タ結合ロジック）出力ドライバを備えています。PECL（正の ECL）動作では、VCC を正側電源、VEE をグラウンドにバイアスします。

NECL（負の ECL）動作は、VCC をグラウンド、VEE を負側電源

にバイアスします。

バッファは、伝播遅延が 95 ps、トグル・レートが 7.5 GHz、デー

タレートが 10 Gbps、ランダム・ジッタ（RJ）が 60 fs です。

入力には、センタータップ型の 100 Ω終端抵抗を備えています。

また、AC 結合入力をバイアスするために VREFピンを用意してい

ます。

ECL 出力段は VCC − 2 V に終端した 50 Ωに 800 mV を直接駆動す

る設計で、全差動出力振幅は 1.6 V になります。

ADCLK905/ADCLK907/ADCLK925 は、16 ピン LFCSP パッケー

ジを採用しています。

機能ブロック図

D

D

Q

VCC

VEE

VT

Q

VREF

0631

8-00

1

図 1. ADCLK905 ECL 1:1 クロック／データ・バッファ

D1

D1

Q1

VCC

VEE

VT1

Q1

VREF1

D2 Q2

VCC

VEE

VT2

D2

VREF2

Q2

0631

8-00

2

図 2. ADCLK907 ECL デュアル 1:1 クロック／データ・バッファ

D

D

VCC

VEE

VT

VREF

Q1

Q1

Q2

Q2

0631

8-00

3

図 3. ADCLK925 ECL 1:2 クロック／データ・ファンアウト・バッファ


Rev. 0 － 2 －

目次特長 ...................................................................................................... 1 アプリケーション .............................................................................. 1 概要 ...................................................................................................... 1 機能ブロック図 .................................................................................. 1 改定履歴 .............................................................................................. 2 仕様 ...................................................................................................... 3

電気的特性 ...................................................................................... 3 絶対最大定格 ...................................................................................... 5

熱抵抗 .............................................................................................. 5 ESD に関する注意 .......................................................................... 5

ピン配置と機能の説明 ...................................................................... 6

代表的な性能特性 .............................................................................. 8 アプリケーション情報 .................................................................... 11

電源／グラウンドのレイアウトとバイパス ............................ 11 出力段 ............................................................................................ 11 高速性能の最適化 ........................................................................ 11 バッファのランダム・ジッタ .................................................... 11

代表的なアプリケーション回路 .................................................... 12 評価用ボードの回路図 .................................................................... 13 外形寸法 ............................................................................................ 14

オーダー・ガイド ........................................................................ 14

改定履歴 8/07—Revision 0: Initial Version


Rev. 0 － 3 －

仕様電気的特性特に指定のない限り、代表値（Typ）は VCC − VEE = 3.3 V、TA = 25°C。また、特に指定のない限り、最小値（Min）および最大値（Max）は

VCC − VEE = 3.3 V ± 10%、TA = −40～+125°Cの全範囲における値です。

表 1.

Parameter Symbol Min Typ Max Unit Conditions DC INPUT CHARACTERISTICS

Input Voltage High Level VIH VEE + 1.6 VCC V Input Voltage Low Level VIL VEE VCC − 0.7 V Input Differential Range VID 0.2 3.4 V p-p −40°C to +85°C

(±1.7 V between input pins) VID 0.2 2.8 V p-p 85°C to 125°C

(±1.4 V between input pins) Input Capacitance CIN 0.4 pF Input Resistance, Single-Ended Mode 50 Ω Input Resistance, Differential Mode 100 Ω Input Resistance, Common Mode 50 kΩ Open VT Input Bias Current 20 µA

DC OUTPUT CHARACTERISTICS Output Voltage High Level VOH VCC − 1.26 VCC − 0.76 V 50 Ω to (VCC − 2.0 V) Output Voltage Low Level VOL VCC − 1.99 VCC − 1.54 V 50 Ω to (VCC − 2.0 V) Output Voltage Differential VOD 610 1040 mV 50 Ω to (VCC − 2.0 V) Reference Voltage VREF

Output Voltage (VCC + 1)/2 V −500 µA to +500 µA Output Resistance 250 Ω

AC PERFORMANCE Propagation Delay tPD 70 95 125 ps VCC = 3.3 V ± 10%,

VICM = VREF, VID = 0.5 V p-p 70 95 125 ps VCC = 2.5 V ± 5%,

VICM = V REF, VID = 0.5 V p-p Propagation Delay Temperature Coefficient 50 fs/°C Propagation Delay Skew (Output to Output)

ADCLK907 15 ps VID = 0.5 V

Propagation Delay Skew (Output to Output) ADCLK925

10 ps VID = 0.5 V

Propagation Delay Skew (Device to Device) 35 ps VID = 0.5 V Toggle Rate 6 7.5 GHz >0.8 V differential output swing,

VCC = 3.3 V ± 10% 6.5 GHz >0.8 V differential output swing,

VCC = 2.5 V ± 5% Random Jitter RJ 60 fs rms VID = 1600 mV, 8 V/ns, VICM = 1.85 V Rise/Fall Time tR/tF 30 85 ps 20%/80% Additive Phase Noise

622.08 MHz −138 dBc/Hz @10 Hz offset −144 dBc/Hz @100 Hz offset −152 dBc/Hz @1 kHz offset −159 dBc/Hz @10 kHz offset −161 dBc/Hz @100 kHz offset −161 dBc/Hz >1 MHz offset

122.88 MHz −135 dBc/Hz @10 Hz offset −145 dBc/Hz @100 Hz offset −153 dBc/Hz @1 kHz offset −160 dBc/Hz @10 kHz offset −161 dBc/Hz @100 kHz offset −161 dBc/Hz >1 MHz offset


Rev. 0 － 4 －

Parameter Symbol Min Typ Max Unit Conditions POWER SUPPLY

Supply Voltage Requirement VCC − VEE 2.375 3.63 V 2.5 V − 5% to 3.3 V + 10% Power Supply Current Static

ADCLK905 Negative Supply Current IVEE 24 mA VCC − VEE = 2.5 V 25 40 mA VCC − VEE = 3.3 V ± 10% Positive Supply Current IVCC 47 mA VCC − VEE = 2.5 V

48 63 mA VCC − VEE = 3.3 V ± 10% ADCLK907

Negative Supply Current IVEE 48 mA VCC − VEE = 2.5 V 50 80 mA VCC − VEE = 3.3 V ± 10% Positive Supply Current IVCC 94 mA VCC − VEE = 2.5 V

96 126 mA VCC − VEE = 3.3 V ± 10% ADCLK925

Negative Supply Current IVEE 29 mA VCC − VEE = 2.5 V 31 51 mA VCC − VEE = 3.3 V ± 10% Positive Supply Current IVCC 76 mA VCC − VEE = 2.5 V

77 97 mA VCC − VEE = 3.3 V ± 10% Power Supply Rejection1 PSRVCC 3 ps/V VCC − VEE = 3.0 V ± 20% Output Swing Supply Rejection2 PSRVCC 26 dB VCC − VEE = 3.0 V ± 20%

1 VCC電圧変化当たりの TPD温度変化 2 VCC電圧変化当たりの出力振幅変化


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絶対最大定格表 2.

Parameter Rating Supply Voltage

VCC − VEE 6.0 V Input Voltage

D (D1, D2), D (D1, D2) VEE − 0.5 V to VCC + 0.5 V

D1, D2, D1, D2 to VT Pin (CML or PECL Termination)

±40 mA

D (D1, D2) to D (D1, D2) ±1.8 V Maximum Voltage on Output Pins VCC + 0.5 V Maximum Output Current 35 mA Input Termination, VT to D (D1, D2), D (D1, D2) ±2 V Voltage Reference, VREF VCC − VEE Temperature

Operating Temperature Range, Ambient −40°C to +125°C Operating Temperature, Junction 150°C Storage Temperature Range −65°C to +150°C

上記の絶対最大定格を超えるストレスを加えると、デバイスに恒

久的な損傷を与えることがあります。この規定はストレス定格の

みを指定するものであり、この仕様の動作セクションに記載する

規定値以上でのデバイス動作を定めたものではありません。デバ

イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影

響を与えることがあります。

熱抵抗 θJA は最悪の条件、すなわち回路ボードに表面実装パッケージを

ハンダ付けした状態で規定しています。

表 3. 熱抵抗

Package Type θJA Unit 16-lead LFCSP 70 °C/W

ESD に関する注意 ESD（静電放電）の影響を受けやすいデバイスです。

電荷を帯びたデバイスや回路ボードは、検知されない

まま放電することがあります。本製品は当社独自の特

許技術である ESD 保護回路を内蔵してはいますが、

デバイスが高エネルギーの静電放電を被った場合、損

傷を生じる可能性があります。したがって、性能劣化

や機能低下を防止するため、ESD に対する適切な予

防措置を講じることをお勧めします。


Rev. 0 － 6 －

ピン配置と機能の説明

PIN 1INDICATOR

NC = NO CONNECT

1D2D3NC4NC

11 Q12 Q

10 NC9 NC

5N

C6

NC

7V E

E8

V CC

15V R

EF

16V T

14V E

E13

V CC

ADCLK905TOP VIEW

(Not to Scale)

0631

8-00

4

図 4. ADCLK905 のピン配置

表 4. 1:1 ADCLK905 バッファのピン機能の説明

ピン番号記号説明 1 D 非反転入力 2 D 反転入力 3, 4, 5, 6, 9, 10 NC 無接続。ダイへの物理的な接続なし 7, 14 VEE 負側電源電圧 8, 13 VCC 正側電源電圧 11 Q 反転出力 12 Q 非反転出力 15 VREF リファレンス電圧。AC 結合入力をバイアスするためのリファレンス電圧 16 VT センター・タップ。100 Ω入力抵抗のセンター・タップヒートシンク NC 無接続。パッケージの金属裏面は、回路のどの部分にも電気的に接続されていません。

これを開放しておくと、パッケージ・ハンドルとダイのサブストレートの間の電気的分離が最適になります。熱的／

機械的な安定性を改善したい場合は、アプリケーション・ボードにハンダ付けしてください。パッケージの隅の露出

金属は、この裏面に接続しています。ビアその他のコンポーネントに対して十分なクリアランスを設ける必要があ

ります。

PIN 1INDICATOR1D1

2D13D24D2

11 Q112 Q1

10 Q29 Q2

5V T

26

V REF

27

V EE

8V C

C

15V R

EF1

16V T

1

14V E

E13

V CC

ADCLK907TOP VIEW

(Not to Scale)

0631

8-00

5


表 5. デュアル 1:1 ADCLK907 バッファのピン機能の説明

ピン番号記号説明 1 D1 非反転入力 1 2 D1 反転入力 1 3 D2 非反転入力 2 4 D2 反転入力 2 5 VT2 センター・タップ 2。100 Ω入力抵抗のセンター・タップ、チャンネル 2 6 VREF2 リファレンス電圧 2。AC 結合入力をバイアスするためのリファレンス電圧、チャンネル 2 7, 14 VEE 負側電源電圧 8, 13 VCC 正側電源電圧。ピン 8 とピン 13 は内部的に接続されてはいません。 9 Q2 反転出力 2


Rev. 0 － 7 －

ピン番号記号説明 10 Q2 非反転出力 2 11 Q1 反転出力 1 12 Q1 非反転出力 1 15 VREF1 リファレンス電圧 1。AC 結合入力をバイアスするためのリファレンス電圧、チャンネル 1 16 VT1 センター・タップ 1。100 Ω入力抵抗のセンター・タップ、チャンネル 1 ヒートシンク NC 無接続。パッケージの金属裏面は、回路のどの部分にも電気的に接続されていません。


機械的な安定性を改善したい場合は、アプリケーション・ボードにハンダ付けしてください。パッケージの隅の露出

金属は、この裏面に接続しています。ビアその他のコンポーネントに対して十分なクリアランスを設ける必要があ

ります。

PIN 1INDICATOR

NC = NO CONNECT

1D2D3NC4NC

11 Q112 Q1

10 Q29 Q2

5N

C6

NC

7V E

E8

V CC

15V R

EF

16V T

14V E

E13

V CC

ADCLK925TOP VIEW

(Not to Scale)

0631

8-00

6


表 6. 1:2 ADCLK925 バッファのピン機能の説明

ピン番号記号説明 1 D 非反転入力 2 D 反転入力 3, 4, 5, 6 NC 無接続。ダイへの物理的な接続なし 7, 14 VEE 負側電源電圧 8, 13 VCC 正側電源電圧 9 Q2 反転出力 2 10 Q2 非反転出力 2 11 Q1 反転出力 1 12 Q1 非反転出力 1 15 VREF リファレンス電圧。AC 結合入力をバイアスするためのリファレンス電圧 16 VT センター・タップ。100 Ω入力抵抗のセンター・タップヒートシンク NC 無接続。パッケージの金属裏面は、回路のどの部分にも電気的に接続されていません。


機械的な安定性を改善したい場合は、アプリケーション・ボードにハンダ付けしてください。パッケージの隅の露

出金属は、この裏面に接続しています。ビアその他のコンポーネントに対して十分なクリアランスを設ける必要が

あります。


Rev. 0 － 8 －

代表的な性能特性特に指定のない限り、VCC = 3.3 V、VEE = 0.0 V、TA = 25°C、出力= 50 Ωで VCC − 2 V に終端。

0631

8-00

7Q

Q

1.37V

200ps/DIV

100m

V/D

IV

2.37V

図 7. 出力波形（VCC = 3.3 V）

–90

–100

–110

–120

–130

–140

–150

–160

–17010 100 1k 10k 100k 1M 10M 100M

0631

8-00

8

f (Hz)

L[f]

(dB

c/H

z)

AGILENT E5500CARRIER: 122.88MHzNO SPURS

図 8. 122.88 MHz の位相ノイズ

–90

–100

–110

–120

–130

–140

–150

–160

–17010 100 1k 10k 100k 1M 10M 100M

0631

8-00

9

f (Hz)

L[f]

(dB

c/H

z)



0631

8-01

0

Q

Q

100ps/DIV

100m

V/D

IV

1.37V

2.37V

図 10. 出力波形（VCC = 3.3 V）

–90

–100

–110

–120

–130

–140

–150

–160

–17010 100 1k 10k 100k 1M 10M 100M

0631

8-01

1

f (Hz)

L[f]

(dB

c/H

z)



0

50

100

150

200

250

300

0 1 2 3 4 5 6 7 8

0631

8-01

2

INPUT SLEW RATE (V/ns)

RM

S JI

TTER

(fs)

図 12. 入力スルーレート対 RMS ジッタ


Rev. 0 － 9 －

0.4

0.5

0.6

0.7

0.8

0.9

1.0

1.1

1 2 3 4

–55°C

+25°C

+125°C

0631

8-01

3SUPPLY VOLTAGE (V)

OU

TPU

T SW

ING

(V)

図 13. 電源電圧対 VOD

0

0.01

0.02

0.03

0.04

0.05

0.06

0.07

3.0 3.52.5 4.0

0631

8-01

4

POWER SUPPLY VOLTAGE (V)

POW

ER S

UPP

LY C

UR

REN

T (A

)

–55°C+25°C

+125°C

–55°C+25°C

+125°C

図 14. 電源電圧対電源電流（ADCLK905）

–55°C

+25°C

+125°C

90

95

100

105

110

1.6 2.1 2.6 3.1 3.6

0631

8-01

5

INPUT COMMON MODE (V)

PRO

PAG

ATI

ON

DEL

AY

(ps)

図 15. VICM 対伝播遅延（入力振幅 = 200 mV）

0 1 2 3 40

0.01

0.02

0.03

0.04

0.05

0.06

0.09

0.08

0.07

0631

8-01

6

SUPPLY VOLTAGE (V)

POW

ER S

UPP

LY C

UR

REN

T (A

)

–55°C

+25°C

+125°C

+25°C

+125°C

–55°C

図 16. 電源電圧対電源電流（ADCLK925）

94

95

96

97

98

99

100

0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8

0631

8-01

7

VID (V)

t PD

(ps)

図 17. VID 対伝播遅延

0

0.2

0.4

0.6

0.8

1.0

1.2

1.4

1.6

1.8

0.5

1.5

2.5

3.5

4.5

5.5

6.5

7.5

8.5

9.5

10.5

11.5

12.5

0631

8-01

8

FREQUENCY (GHz)

V OD

(V)

図 18. トグル・レート、差動出力振幅の周波数特性


Rev. 0 － 10 －

1

3

58ps/DIV

C4

2

0631

8-01

9

図 19. 2.488 Gbps PRBS 223 − 1、OC-48/STM-16 マスク、測定 p-p ジッタ 8.1 ps、ソース p-p ジッタ 3.5 ps

15ps/DIV

2

1

3

C4

0631

8-02

2

図 20. 9.95 Gbps PRBS 223 − 1、OC-193/STM-64 マスク、測定 p-p ジッタ 10.5 ps、ソース p-p ジッタ 6.0 ps

34ps/DIV

1

3

C4

2

0631

8-02

0

図 21. 4.25 Gbps PRBS 223 − 1、FC4250（光）マスク、測定 p-p ジッタ 8.2 ps、ソース p-p ジッタ 3.4 ps

17ps/DIV

1

3

2

C4

0631

8-02

3

図 22. 8.50 Gbps PRBS 223 − 1、FC8500E ABS Beta Rx マスク、

測定 p-p ジッタ 10.9 ps、ソース p-p ジッタ 4.4 ps

1

3

2

58ps/DIV

C4

0631

8-02

1

図 23. 2.5 Gbps PRBS 223 − 1、PCI Express 2.5 Rx マスク、測定 p-p ジッタ 8.1 ps、ソース p-p ジッタ 3.5 ps

1

3

2

29ps/DIV

C4

0631

8-02

4

図 24. 5.0 Gbps PRBS 223 − 1、PCI Express 5.0 Rx マスク、測定 p-p ジッタ 8.7 ps、ソース p-p ジッタ 3.5 ps


Rev. 0 － 11 －

アプリケーション情報電源／グラウンドのレイアウトとバイパス ADCLK905/ADCLK907/ADCLK925 バッファは、きわめて高速の

アプリケーション向けに設計されています。したがって、仕様の

性能を達成するには高速設計方法を採用する必要があります。負

側電源（VEE）と正側電源（VCC）のプレーンには、多層ボードの

一部として低インピーダンスの電源プレーンを使用することが

非常に重要です。スイッチング電流に最小インダクタンスのリ

ターン・パスを設けることにより、目的のアプリケーションで最

高の性能が得られます。

入出力電源を十分にバイパスすることも重要です。1 µF の電解型

バイパス・コンデンサを各電源ピンから数インチ以内に配置して

グラウンドと接続します。さらに、高品質の複数の 0.001 µF バイ

パス・コンデンサを VEE、VCCの各電源ピンのできるだけ近くに

配置し、複数のビアを使って GND プレーンに接続します。高周

波バイパス・コンデンサは、最小のインダクタンスと ESR が得

られるように慎重に選択してください。高周波で最大のバイパス

効率を達成するには、寄生レイアウト・インダクタンスが絶対に

生じないようにします。

出力段仕様の性能を実現するには、伝送ラインを正しく終端する必要が

あります。ADCLK905/ADCLK907/ADCLK92 バッファの出力は、

VCC − 2 V を基準にして 50 Ωで終端したマイクロストリップ／ス

トリップライン伝送ラインまたは 50 Ωケーブルに 800 mVを直接

駆動するように設計されています。図 25 に、PECL 出力段を示し

ます。各出力は最高の伝送ライン・マッチングが得られるように

設計されています。高速信号を 1 cm以上ルーティングする必要が

ある場合は、マイクロストリップまたはストリップライン設計に

より、適切な遷移時間を確保し、過度の出力リンギングやパルス

幅に依存する伝搬遅延ディスパーションを防止します。

VEE

VCC

Q

Q

0631

8-02

5

図 25. ADCLK905/ADCLK907/ADCLK925 PECL 出力段の簡略回路図

高速性能の最適化どの高速回路でもそうですが、仕様の性能を確実に引き出すに

は正しい設計とレイアウト方法を採用する必要があります。浮

遊容量、インダクタンス、誘導電力、グラウンド・インピーダ

ンス、その他のレイアウト上の問題があると、性能が著しく制

限され、発振を生じることがあります。入出力伝送ラインに沿っ

て切れ目がある場合も、有効な入力スルーレートが低下して、

仕様のジッタ性能が大きく制限されることがあります。

50 Ω 環境では、入出力のマッチングが性能に大きな影響を与え

ます。このバッファには、D 入力とD 入力の両方に 50 Ωの終端

抵抗があります。終端のリターン側は、通常はリファレンス・ピ

ンに接続してください。終端リターン・パスでの寄生インダクタ

ンスによって入力信号に望ましくない逸脱が発生しないように

するには、セラミック・コンデンサを使用して終端電位を慎重に

バイパスしてください。入力がソースに直接結合している場合は、

ピンが定格の入力差動／同相電圧範囲を出ないように注意しま

す。

リターンを開放しておくと、デバイスは 100 Ωのクロス終端にな

りますが、その場合はソースによって同相電圧を制御して入力バ

イアス電流を供給する必要があります。

入力トランジスタの過剰なオフセットを防ぐために、入力ピン間

には ESD/クランプ・ダイオードがあります。ESD ダイオードは

最適な AC 性能を達成するように最適化されていません。クラン

プが必要な場合は、適切な外付けダイオードの使用を推奨します。

バッファのランダム・ジッタ ADCLK905/ADCLK907/ADCLK925 は、広い入力スルーレート範

囲でランダム・ジッタの増加を最小限にするように設計されてい

ます。電圧振幅が十分に大きければ、ランダム・ジッタは入力信

号のスルーレートによって最も大きな影響を受けます。スルー

レートは減衰器で低減されるため、可能であれば、高速ショット

キ・ダイオードで大きすぎる入力信号をクランプしてください。

数センチ以上の入力信号配線には、優れた高周波特性を持つ低損

失の誘電体／ケーブルを利用します。


Rev. 0 － 12 －

代表的なアプリケーション回路

VREF

VCC

VT

D

D

0631

8-02

6

CONNECT VT TO VCC.

図 26. CML 入力とのインターフェース

VREF

VCC – 2V

VT

D

D

0631

8-02

8

CONNECT VT TO VCC − 2V.

図 27. PECL とのインターフェース

VREFVT

D

D

0631

8-02

9

NOTES1. PLACING A BYPASS CAPACITOR

FROM VT TO GROUND CAN IMPROVETHE NOISE PERFORMANCE.

CONNECT VT TO VREF.

図 28. AC 結合差動信号

VREF

VT

D

D

0631

8-03

0

CONNECT VT, VREF, AND D. PLACE A BYPASSCAPACITOR FROM VT TO GROUND.ALTERNATIVELY, VT, VREF, AND D CAN BECONNECTED, GIVING A CLEANER LAYOUT ANDA 180º PHASE SHIFT.

図 29. AC 結合シングルエンド入力とのインターフェース


Rev. 0 － 13 －

評価用ボードの回路図

06318-031

VAL

AD

CLK

9XX

D1

D1

D2

D2

VT2

Q2

Q2

Q1

Q1

PAD

VREF2

VEE_7

VCC_8VCC_13

VEE_14

VREF1

VT1

LFC

SP16

-3X3

Sold

er b

ridge

s w

ill b

e co

mpl

eted

by e

nd u

ser i

f des

ired.

0Ω re

sist

ors

are

NO

T to

be

inst

alle

d.

mat

ched

leng

th×2

V CC

V REF

2

V REF

1

mat

ched

leng

ths

mat

ched

leng

th×2

V T2

V T1

V EE

Jum

pers

are

NO

T to

be

inst

alle

d.

Sold

er b

ridge

s w

ill b

e co

mpl

eted

by e

nd u

ser i

f des

ired.

Sold

er b

ridge

s w

ill b

e co

mpl

eted

by e

nd u

ser i

f des

ired.

0Ω re

sist

ors

are

NO

T to

be

inst

alle

d.

C45

.01U

F

VCC

C44

.01U

F

C12

.1UF C11

.1UFC10

.1UF C9

.1UF

C16

.1U

F

C15

.1UFC26

.1UF C14

.1UFC13

.1UF

C32

.1UFC33

.1UF

C34

.1UF

C35

.1UF

C31

.1UF

C28

.1UFC29

.1UF

C30

.1UF

C40

.1UFC41

.1UF

C42

.1UF

C43

.1UF

C39

.1UFC38

.1UF

C37

.1UF

C36

.1UF

C17

.1UF

C18

.1UF

C19

.1UF

C20

.1UF

C21

.1UF

C22

.1UF

C23

.1UF

C24

.1UF

C8

.1UF

C7

.1UF

C6

.1UF

C5

.1UF

C4

.1UF

C3

.1UF

C2

.1UF

C1

.1UF

C25

2.2UF

C27

2.2UF

Q2_

B

Q2

Q1_

B

Q1

D2_

B

D2

D1_

B

D1

CA

L_2

CA

L_1

1 2 43

5

91012 11 PAD

6

7

813

14

15

16

A1

V T1

R1

0

R2

0

12

JP7

0

12

JP1

0

VREF2VREF1

VT1

V REF

2V T

2

J12

J4

J3

J6

J5

J2

J1

J7

V REF

2

V REF

1

1TP5 R

ED

1TP4 B

LK

1TP3 R

ED

1TP1 B

LK

1TP2 R

ED

V EE

V CC

V EE

1TP8 R

ED

J8

J9J1

0

J11

VT2

V REF

1VT

1

12

JP2

0

12

JP3

0

12

JP4

01

2JP

5

0

12

JP6

0

12

JP8

0

1TP6 R

ED

1TP7 R

EDV T

2

VEE

VCC

VEE

図 30. 評価用ボードの回路図


Rev. 0 － 14 －

外形寸法

1

0.50BSC

0.60 MAX PIN 1INDICATOR

1.50 REF

0.500.400.30

0.25 MIN

0.45

2.75BSC SQ

TOPVIEW

12° MAX 0.80 MAX0.65 TYP

SEATINGPLANE

PIN 1INDICATOR

0.900.850.80

0.300.230.18

0.05 MAX0.02 NOM

0.20 REF

3.00 BSC SQ

*1.651.50 SQ1.35

16

5

13

89

12

4

EXPOSEDPAD

(BOTTOM VIEW)

*COMPLIANT TO JEDEC STANDARDS MO-220-VEED-2EXCEPT FOR EXPOSED PAD DIMENSION.

図 31. 16 ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］ 3 mm × 3 mm ボディ、極薄クワッド

（CP-16-3）寸法単位：mm

オーダー・ガイド Model Temperature Range Package Description Package Option Branding ADCLK905BCPZ-WP1 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y03 ADCLK905BCPZ-R71 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y03 ADCLK905BCPZ-R21 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y03 ADCLK907BCPZ-WP1 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y06 ADCLK907BCPZ-R71 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y06 ADCLK907BCPZ-R21 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y06 ADCLK925BCPZ-WP1 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y08 ADCLK925BCPZ-R71 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y08 ADCLK925BCPZ-R21 −40°C to +125°C 16-Lead LFCSP_VQ CP-16-3 Y08 ADCLK905/PCBZ1 Evaluation Board ADCLK907/PCBZ1 Evaluation Board ADCLK925/PCBZ1 Evaluation Board 1 Z = RoHS 準拠製品

D06

318-

0-8/

07(0

)-J

adclk905/adclk907/adclk925: 超高速sige ecl …¶…高速sige...

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