AD9201

REV.D

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デュアル・チャンネル，20 MHz 10ビット分解能CMOS A/DC

機能ブロック図特長完全デュアル整合 A/DC

低消費電力：215 mW（＋3 V 電源使用時）

単電源：2.7 ～ 5.5 V

微分非直線性誤差：0.4 LSB

アナログ入力バッファ内蔵

リファレンス内蔵

S/N比：57.8 dB

有効ビット数：9 ビット超

スプリアス・フリー・ダイナミック・レンジ：－73 dB

ノー・ミッシング・コード保証

28ピン SSOP

概要AD9201 は、完全デュアル・チャンネル、20 MSPS、10 ビットの

CMOS A/DC です。この AD9201 は、特に、2 つの A/DC の間で高い整合性が求められるアプリケーション（たとえば、通信アプリケーションにおける I/Q チャンネル）用に最適化されています。20 MHzのサンプリング・レートと広い入力帯域幅は、狭帯域チャンネルおよび拡散スペクトラム・チャンネルをともにカバーします。AD9201 は、10ビット、20 MSPS の A/DC×2、入力バッファ・アンプ×2、内蔵の電圧リファレンスおよび、多重デジタル出力バッファを備えています。それぞれの A/DC の入力には、同時サンプリングのサンプル／

ホールド・アンプが組み込まれています。アナログ入力はバッファされるので、ほとんどのアプリケーションにおいては、入力バッファ・オペアンプを外部接続する必要がありません。これらの A/DC は、多段パイプライン構造を用いて、高精度とノー・ミッシング・コード保証を実現します。各 A/DC の出力は、多重デジタル出力バッファにポートされます。AD9201 は、先端の低コスト CMOS プロセスを使用して製造され、

2.7 ～ 5.5 V の単電源で動作し、215 mW（＋3 V 電源使用時）しか電力を消費しません。AD9201 は、シングルエンド信号または差動信号が入力可能で、10 MHz のナイキスト入力周波数まで、さらにはそれを超える周波数において優れたダイナミック特性が得られます。

特長1. デュアル 10ビット、20 MSPS A/DCI および Q チャンネル、あるいはダイバーシティ・チャンネル等の情報をエンコードするための、スプリアス・フリー・ダイナミック特性を得るために最適化された、高性能 20 MSPS A/DC を備えています。

2. 低消費電力完全 CMOS デュアル A/DC 機能は、単電源で動作し、わずか 215mW しか電力を消費しません（＋3 V 電源使用時）。AD9201 は、2.7 ～ 5.5 V 電源で動作します。

3. 内蔵電圧リファレンスAD9201 は、ピン経由で 1 V または 2 V にプログラムできる補償バンドギャップ電圧リファレンスを内蔵しています。

4. アナログ入力バッファを内蔵しており、ほとんどのアプリケーションにおいては外付けオペアンプが不要です。

5. 単一の 10ビット・デジタル出力バスAD9201 の A/DC 出力は、単一の出力バスにインターリーブされるので、ボード・スペースとデジタル・ピンの数を節減できます。

6. コンパクトなパッケージAD9201 は、コンパクトな 28 ピン SSOP パッケージに機能を完全に統合しています。

7. 製品ファミリーデュアル A/DC AD9201 は、デュアル 8ビット A/DC（AD9281）とピン・コンパチブルで、デュアル D/AC の姉妹製品としては、AD9761 があります。

1V

QREFB

IREFB

QREFT

IREFT

VREF

REFSENSE

IINA

IINB"I" A/DC

QINB

QINA"Q" A/DC

AVDD AVSS CLOCK DVDD DVSS

SLEEP

SELECT

DATA10 BITS

CHIPSELECT

AD9201I レジスタ

Ｑ レジスタ

リファレンス・バッファ

非同期マルチプレクサ

3 ステート出力バッファ

－2－ Rev.D

AD9201（特に指定のない限り、AVDD = ＋3 V，DVDD = ＋3 V，FSAMPLE = 20 MSPS，VREF = 2 V，INB = 0.5 V，温度範囲 = TMIN ～ TMAX ，内蔵リファレンス

使用，差動入力信号使用とします）

パラメータ 記号 Min Typ Max 単位 条件

分解能 10 ビット

変換レート FS 20 MHz

DC 精度　微分非直線性 DNL ± 0.4 LSB REFT = 1 V, REFB = 0 V　積分非直線性 INL 1.2 LSB　微分非直線性（SE） DNL ± 0.5 ± 1 LSB REFT = 1 V, REFB = 0 V　積分非直線性（SE） INL ± 1.5 ± 2.5 LSB　ゼロ・スケール誤差，オフセット誤差 EZS ± 1.5 ± 3.8 % FS　フルスケール誤差，ゲイン誤差 EFS ± 3.5 ± 5.4 % FS　ゲイン整合 ± 0.5 LSB　オフセット整合 ± 5 LSB

アナログ入力　入力電圧範囲 AIN －0.5 　　ADVV/2 V　入力キャパシタンス CIN 2 pF　アパーチャ遅延 tAP 4 ns　アパーチャの不確定性（ジッター） tAJ 2 ps　アパーチャ遅延整合 2 ps　入力帯域幅（－3 dB） BW　　小信号（－20 dB） 240 MHz　　フルパワー（0 dB） 245 MHz

内蔵リファレンス　出力電圧（1 V モード） VREF 1 V REFSENSE = VREF　出力電圧誤差（1 V モード） ± 10 mV　出力電圧（2 V モード） VREF 2 V REFSENSE = GND　出力電圧誤差（2 V モード） ± 15 mV　負荷レギュレーション（1 V モード） ± 28 mV 負荷電流 = 1 mA　負荷レギュレーション（2 V モード） ± 15 mV 負荷電流 = 1 mA

電源　動作電圧 AVDD 2.7 3 5.5 V AVDD － DVDD ≤ 2.3 V

DRVDD 2.7 3 5.5 V　電源電流 IAVDD 71.6 mA AVDD = 3 V

IDRVDD 0.1 mA　消費電力 PD 215 245 mW AVDD = DVDD = 3 V　パワーダウン 15.5 mW STBY = AVDD, クロック = AVSS　電源変動除去比 PSR 0.8 1.3 %FS

ダイナミック特性1

　信号対ノイズおよびひずみ比 SINAD　　f = 3.58 MHz 55.6 57.3 dB　　f = 10 MHz 55.8 dB　S/N比 SNR　　f = 3.58 MHz 55.9 57.8 dB　　f = 10 MHz 56.2 dB　総合高調波ひずみ THD　　f = 3.58 MHz －69 －63.3 dB　　f = 10 MHz －66.3 dB　スプリアス・フリー・ダイナミック・レンジ SFDR　　f = 3.58 MHz －66 －73 dB　　f = 10 MHz －70.5 dB　2トーン相互変調ひずみ2 IMD －62 dB f = 44.49 MHz 、 45.52 MHz　微分位相 DP 0.2 度 NTSC 40 IRE 変調勾配　微分ゲイン DG 1 % FS = 14.3 MHz　クロストーク除去比 68 dB

― 仕様

Rev.D －3－

AD9201パラメータ 記号 Min Typ Max 単位 条件

ダイナミック特性（SE）3　信号対ノイズおよびひずみ比 SINAD　　f = 3.58 MHz 52.3 dB　S/N比 SNR　　f = 3.58 MHz 55.5 dB　総合高調波ひずみ THD　　f = 3.58 MHz －55 dB　スプリアス・フリー・ダイナミック・レンジ SFDR　　f = 3.58 MHz －58 dB

デジタル入力　High入力電圧 VIH 2.4 V　Low入力電圧 VIL 0.3 V　DC リーク電流 IIN ± 6 μA　入力キャパシタンス CIN 2 pF

ロジック出力（DVDD = 3 V）　Highレベル出力電圧　　（IOH = 50 μA） VOH 2.88 V　Lowレベル出力電圧　　（IOL = 1.5 mA） VOL 0.095 V

ロジック出力（DVDD = 5 V）　Highレベル出力電圧　　（IOH = 50 μA） VOH 4.5 V　Lowレベル出力電圧　　（IOL = 1.5 mA） VOL 0.4 V　データ有効までの遅延時間 tOD 11 ns　MUX 選択までの遅延時間 tMD 7 ns　データ・イネーブルまでの遅延時間 tED 13 ns CL = 20 pF,出力レベルが最終値の

90 % になるまで　データHigh‐Z 遅延 tDHZ 13 ns

クロック　クロック・パルス幅High tCH 22.5 ns　クロック・パルス幅Low tCL 22.5 ns　パイプライン待ち時間 3.0 サイクル注1　AIN は 2 V p-p の差動入力，REFT = 1.5 V，REFB = －0.5 V。2　IMD は、2 つの入力信号のうち大きい方を参照します。3　SE は、シングルエンド入力，REFT = 1.5 V，REFB = －0.5 V。

仕様は、予告なく変更されることがあります。

図 1.　A/DC のタイミング図

#1 #2 #3 #4 #5

tMD

tOD

クロック入力

選択入力

データ出力

A/DC のサンプル A/DC のサンプル A/DC のサンプル A/DC のサンプル A/DC のサンプル

Q チャンネル出力イネーブル

I チャンネル出力イネーブル

サンプル #1-1 の Q チャンネル出力

サンプル #1-3 の Q チャンネル出力

サンプル #1-2 の Q チャンネル出力

サンプル #1 の Q チャンネル出力

サンプル #1-1 の I チャンネル出力

サンプル #1 の I チャンネル出力

サンプル #2 の Q チャンネル出力

－4－ Rev.D

AD9201最大絶対定格*

パラメータ 基準 Min Max 単位

AVDD AVSS － 0.3 ＋ 6.5 VDVDD DVSS － 0.3 ＋ 6.5 VAVSS DVSS － 0.3 ＋ 0.3 VAVDD DVDD － 6.5 ＋ 6.5 VCLK AVSS － 0.3 AVDD ＋ 0.3 Vデジタル出力 DVSS － 0.3 DVDD ＋ 0.3 VAINA , AINB AVSS － 1.0 AVDD ＋ 0.3 VVREF AVSS － 0.3 AVDD ＋ 0.3 VREFSENSE AVSS － 0.3 AVDD ＋ 0.3 VREFT, REFB AVSS － 0.3 AVDD ＋ 0.3 V接合温度 ＋ 150 保管温度 － 65 ＋ 150 リード温度　10 秒 ＋ 300

＊　上記の絶対最大定格を超えるストレスは、デバイスに永久的なダメージを与えることがあります。このリストはストレス定格を示すことだけを目的とし、これらの条件もしくは、本仕様書の動作に関するセクションに示した以外の条件におけるこのデバイスの機能的な動作を意味するものではありません。長時間にわたって絶対最大定格条件で使用すると、デバイスの信頼性に影響が現れることがあります。

オーダー・ガイド

モデル 動作温度範囲 パッケージ説明 パッケージ・オプション＊

AD9201ARS －40 ～ ＋85 28ピン SSOP RS - 28

AD9201-EVAL 評価ボード＊RS：シュリンク・スモール・アウトライン

ピン構成

ピン機能の説明

ピン番号 名称 説明

1 DVSS デジタル・グラウンド2 DVDD デジタル電源3 D0 ビット 0（LSB）4 D1 ビット 15 D2 ビット 26 D3 ビット 37 D4 ビット 48 D5 ビット 59 D6 ビット 610 D7 ビット 711 D8 ビット 812 D9 ビット 9（MSB）13 SELECT High：I チャンネル出力，

Low：Q チャンネル出力14 CLOCK クロック15 SLEEP High：パワーダウン，

Low：通常動作16 INA-I I チャンネル，A 入力17 INB-I I チャンネル，B 入力18 REFT-I 最大リファレンスのデカップリング，

I チャンネル19 REFB-I 最小リファレンスのデカップリング，

I チャンネル20 AVSS アナログ・グラウンド21 REFSENSE リファレンス選択22 VREF 内部リファレンス出力23 AVDD アナログ電源24 REFB-Q 最小リファレンスのデカップリング，

Q チャンネル25 REFT-Q 最大リファレンスのデカップリング，

Q チャンネル26 INB-Q Q チャンネル，B 入力27 INA-Q Q チャンネル，A 入力28 CHIP-SELECT High：高インピーダンス，

Low：通常動作

仕様の定義積分非直線性（INL）

INLは、"0" と "フルスケール" を結んだ直線からの各個別のコードの偏差を言います。"0" として使用するポイントは、最初のコード遷移の 1/2 LSB手前とします。また "フルスケール" は、最後のコード遷移を 1 ＋ 1/2 LSB 超えたレベルとして定義されます。偏差は、この真の直線と特定の各コードの中点の距離から測定します。微分非直線性（DNL、ノー・ミッシング・コード）

理想的な A/DC のコード遷移は、正確に 1 LSB 間隔になります。DNL は、この理想的な値からの偏差を言います。DNL は、ノー・ミッシング・コード（NMC）が保証される分解能として仕様規定されることもあります。

注意ESD（静電放電）の影響を受けやすいデバイスです。4000 Vもの高圧の静電気が人体やテスト装置に容易に帯電し、検知されることなく放電されることもあります。このAD9201には当社独自のESD保護回路が備えられていますが、高エネルギーの静電放電にさらされたデバイスには回復不能な損傷が残ることもあります。したがって、性能低下や機能喪失を避けるために、適切なESD予防措置をとるようお奨めします。

WARNING!

ESD SENSITIVE DEVICE

上面図(実寸ではありません)

AD9201

REFT-Q

INB-Q

INA-Q

CHIP-SELECT

VREF

AVDD

REFB-Q

REFB-I

AVSS

REFSENSE

REFT-I

SLEEP

INA-I

INB-I

DVSS

DVDD

(LSB) D0

D1

D2

D3

D4

D5

D6

D7

D8

(MSB) D9

SELECT

CLOCK

Rev.D －5－

AD9201

オフセット誤差

最初の遷移は、"0" より 1 LSB だけ高いレベルで生じる必要があります。オフセットは、実際に最初のコード遷移が発生したポイントとこのポイントとの偏差として定義されます。オフセット整合

I チャンネルと Q チャンネルのオフセット誤差の変化を言います。有効ビット数（ENOB）

サイン波の場合、SINAD をビット数として表わすことができます。次の式

N＝(SINAD －1.76)/6.02を使用すると、性能をNで表わして測定することができます。こ

のNが有効ビット数です。つまり、所定の入力周波数におけるサイン波入力に対するデバイ

スの有効ビット数は、SINADの測定値から計算によりダイレクトに求めることができます。総合高調波ひずみ（THD）

THD は、入力信号の測定値の実行値と、第 6 高調波以下の高調波成分の和の実行値の比を言い、パーセンテージまたはデシベル値で示されます。S/N比（SNR）

SNRは、ナイキスト周波数以下のスペクトル成分から、第 6 高調波までの高調波成分および DC 成分を除いた残りのスペクトル成分の和の実行値に対する、入力信号の測定値の実行値の比を言います。SNR の値はデシベルで示されます。スプリアス・フリー・ダイナミック・レンジ（SFDR）

SFDRは、入力信号の振幅の実行値とピークのスプリアス信号の差をデシベルで表した値です。ゲイン誤差

最初のコード遷移は、定格の負のフルスケールの上側 1 LSB に相当するアナログ値で発生する必要があります。また、最後のコード遷移は、＝フルスケールの下側 1 LSB に相当するアナログ値で発生

する必要があります。ゲイン誤差は、最初と最後のコード遷移の差の理想値に対する、最初と最後のコード遷移の差の実測値の偏差を言います。ゲイン整合

I チャンネルと Q チャンネルのゲイン誤差の変化を言います。パイプライン遅延（待ち時間）

変換の開始から対応する出力が処理可能となるまでのクロック数を言います。新しい出力データは、各クロック・サイクルの立ち上がりエッジで取り出すことができます。MUX 選択遅延

SELECT ピンのデータ・レベルの変化から出力ピンに有効なデータが現れるまでの遅延時間を言います。電源変動除去比

この仕様は、電源電圧のmin値で得られる値から、電源電圧のmax値で得られる値までの最大変化をフルスケールに対する比で示します。アパーチャ・ジッター

アパーチャ・ジッターは、連続サンプルに関するアパーチャ遅延の変動を言い、A/D への入力に含まれるノイズとして顕在化します。アパーチャ遅延

アパーチャ遅延は、クロック入力の立ち上がりエッジから、変換のための入力信号のラッチまでの測定値を言い、サンプル／ホールド・アンプ（SHA）の性能の尺度になります。信号対ノイズおよびひずみ比（S/N＋D，SINAD 比）

S/N＋D は、ナイキスト周波数以下の入力信号以外のスペクトル成分の和の実行値に対する、入力信号の測定値の実行値の比を言います。入力信号以外のスペクトル成分には、高調波も含まれますが、直流成分は除かれます。S/N＋D の値はデシベルで示されます。

図 2.　等価回路

DRVDD

AVSSDRVSS

DRVSS

AVDD

AVDD

AVSSAVSS

AVDD

REFBS

REFBF

AVDD

AVSSAVDD

AVSS

AVDD

AVSS

AVDD

AVSS

IN

AVDD

AVSSAVSS

AVDD

AVDD

AVSS

AVDD

AVSS

d. INA, INB e.リファレンス　　　　　f. REFSENSE g. VREF

a. D0～D9, OT　　　　　　　b.３ステート、スタンバイ 　　　　　　　　c. CLK

－6－ Rev.D

AD9201― 標準特性曲線（特に指定のない限り、AVDD = ＋3 V，DVDD = ＋3 V，FS = 20 MHz（デューティ・サイクル = 50 %），入力スパン = －0.5 ～ ＋1.5 Vまでの 2 V，リファレンス：2 V の内部リファレンス）

入力電圧－V

1.00

–1.00–1.0 2.0–0.5

I B –

nA

0 0.5 1.0 1.5

0.80

0.20

–0.40

–0.60

–0.80

0.60

0.40

0.00

–0.20

図 5.　入力電圧と入力バイアス電流の関係

コード・オフセット

1

–1.00 768128

DN

L

256 384 512 640

0

896 1024

–0.5

0.5

図 4.　代表的な DNL（1 V 内蔵リファレンス）

コード・オフセット

1.5

–1.50 768128

INL

256 384 512 640

0

896 1024

–1.0

–0.5

1.0

0.5

図 3.　代表的な INL（1 V 内蔵リファレンス） 図 6.　入力周波数と S/N比 の関係

入力周波数－Hz

65

60

351.00E+05

SIN

AD

– d

B

50

45

40

55

1.00E+06 1.00E+07 1.00E+08

–6dB

–20dB

–0.5dB

図 7.　入力周波数と SINAD の関係

入力周波数－Hz

–50

–55

–801.00E+05

TH

D –

dB

–65

–70

–75

–60

1.00E+06 1.00E+07 1.00E+08

–45

–35

–40

–30

–6dB

–0.5dB

–20dB

図 8.　入力周波数と THD の関係

入力周波数－Hz

65

60

351.00E+05

S/N比

– d

B

50

45

40

55

1.00E+06 1.00E+07 1.00E+08

–6dB

–20dB

–0.5dB

Rev.D －7－

AD9201

クロック周波数－Hz

–50

–55

TH

D –

dB –65

–70

–75

–60

1.00E+06 1.00E+07 1.00E+08

図 9.　クロック周波数と THD の関係（fIN＝1MHz）

温度－

1.012

–40 80–20

VR

EF –

V

0 20 40 60

1.011

1.008

1.010

1.009

1.007

1.006100

図 10.　温度と電圧リファレンス誤差の関係

図 11.　クロック周波数と消費電力の関係

図 12.　実測に基づくヒストグラム

図 13.　フルパワー帯域幅

図 14.　入力周波数（シングルエンド）と S/N比 の関係

入力周波数－Hz

–12

–15

–30

振幅－dB

–21

–24

–27

–18

1.00E+06 1.00E+07 1.00E+08 1.00E+09

–9

–6

–3

0

コード

ヒット数

N–1

1.00E+07

1.20E+07

8.00E+06

6.00E+06

4.00E+06

2.00E+06

0.00E+00N N+1

10000000

255100 150400

クロック周波数－MHz

185

消費電力

– m

W

0 4

215

200

195

190

210

205

168 12 20

220

1802 6 1810 14

入力周波数－Hz

60

55

351.00E+05 1.00E+081.00E+06

SN比

– d

B

1.00E+07

50

45

40

–0.5dB

–6.0dB

–20.0dB

－8－ Rev.D

AD9201

図 15.　I チャンネルと Q チャンネルの同時オペレーション

（差動入力）

動作原理

AD9201 には、A/D コンバータ×2、アナログ入力バッファ×2、内蔵リファレンス、リファレンス・バッファ×1、および出力マルチプレクサ×1 が備わっています。このデータ・シートでは、説明を明確にするために、2 つのコンバータを "I" チャンネルおよび "Q" チャンネルと呼んで区別することにします。これら 2 つの A/D コンバータは、入力クロックの立ち上がりエッジにおいて、それぞれの対応する入力から同時にサンプリングを行います。2 つのコンバータは、変換オペレーションを複数のより小さい A/D サブブロックに分配し、精度は、各段に結果を渡すごとに順次高められます。この分散変換を採用した結果、各コンバータが必要とするコンパレータの数が、従来のフラッシュ・タイプの 10ビット A/DC で使用されていた 1023 個から劇的に少なくなりました。各段にサンプル／ホールド機能が備わるので、初段で新しい入力のサンプリングを行いながら、第 2 段以降でそれ以前のサンプルの処理を継続することが可能です。これにより、入力のサンプリングを行ってから 3 クロック周期の待ち時間で、それに対応する A/DC 出力により出力レジスタが更新される "パイプライン処理" を実現しています。AD9201 は、コンバータのアナログ入力のドライブ用に入力バッ

ファ・アンプを備えているため、ほとんどのアプリケーションにおいて、入力信号用の外付けオペアンプが必要ありません。入力構成は完全差動ですが、シングルエンド入力信号および差動入力信号のいずれも容易に扱えるように、SHA のコモン・モード応答特性が設

計されています。この差動構成によって、広範囲な入力信号が扱えます。AD9201 は、さらにオンチップのバンドギャップ・リファレンス

およびリファレンス・バッファを備えています。リファレンス・バッファは、グラウンド基準のリファレンスを、コンバータの内部回路によって、使用により適したレベルにシフトします。2 つのコンバータは、同じリファレンスとリファレンス・バッファを共有します。この方法は、コンバータ間の最大可能ゲイン整合を実現すると同時に、チャンネル間のクロストークを最小化します（図 16 参照）。それぞれの A/D コンバータには、固有の出力ラッチがあり、入力

クロックの立ち上がりエッジで更新されます。デジタル出力ピンに渡すチャンネルは、SELECT ピンを通じてコントロールされるロジック・マルチプレクサによって決定されます。出力ドライバは、それぞれ固有の電源（DVDD）を備えているので、各種のロジック・ファミリーとのインターフェースが得られます。なお、CHIP-SE-LECT ピンを使用すれば、出力を高インピーダンス状態に設定することができます。AD9201 は、電源電圧に関して高い柔軟性を持っています。アナ

ログおよびデジタル電源には、2.7 ～ 5.5 V までの範囲の電源を独立、あるいは共通して使用することができます。アナログ入力

図16は、2 つある A/D コンバータの一方のアナログ入力の等価回路です。PMOS ソース・フォロワが、アナログ入力ピンをバッファし、一般にスイッチ・キャパシタ A/D コンバータ入力構成に関連して生じるチャージ・キックバック問題を緩和します。これによりデバイスの入力インピーダンスが非常に高くなり、ハイ・インピーダンス・ソースからの効果的なドライブが可能になります。従って、AD9201は受動アンチエイリアス・フィルタからのダイレクトな駆動も可能です。

図 16.　AD9201 のアナログ入力の等価回路

バッファ内のソース・フォロワには、さらに約 1 V のレベル・シフト機能があるので、AD9201 はグラウンド、もしくはそれ以下の電位の入力を扱うことができます。しかし、このため、アナログ入力が正の電源に達するとひずみを生じます。高周波ひずみ特性を最適化するためには、図 29 に従ってアナログ入力をセンタリングする必要があります。アナログ入力ピンの容量性負荷は、アナログ電源（AVSS、AVDD）

に対して 4 pF です。

–120

–110

–100

–90

–80

–70

–60

–50

–40

–30

–20

–10

0

10基本波

2次 3次4次 5次 6次

7次 8次 9次

Qチャンネル

0.0E+0 1.0E+6 2.0E+6 3.0E+6 4.0E+6 5.0E+6 6.0E+6 7.0E+6 8.0E+6 9.0E+6 10.0E+6

–1200.0E+0

–110

–100

–90

–80

–70

–60

–50

–40

–30

–20

–10

0

10

1.0E+6 2.0E+6 3.0E+6 4.0E+6 5.0E+6 6.0E+6 7.0E+6 8.0E+6 9.0E+6 10.0E+6

基本波

2次3次

4次5次 6次

7次8次9次

Iチャンネル

+FS –FS

IINA

IINB

VREF

+FS LIMIT =VREF +VREF/2

–FS LIMIT =VREF –VREF/2

SHA

バッファ

A/DC コア

リミットリミット

出力ワード

バッファ

Rev.D －9－

AD9201フルスケールのセットポイントは、次に示す計算式から求めるこ

とができます（VREF は、内部または外部で生成したものを使用します）。－FS = (VREF－VREF/2)＋FS = (VREF ＋VREF/2)VSPAN = VREFAD9201 では、1 ～ 2 V の範囲の各種の入力スパンを扱うことが

できます。1 V に満たないスパンについては、それに比例した S/N比 の低下が予測されます。2 V のスパンを使用すれば、最高のノイズ特性が得られます。3 V のアナログ電源を使用する場合は、1 V のスパンでひずみがより低くなります。より大きなフルスケールでこのデバイスを使用する場合には、5 V のアナログ電源（AVDD）の使用が推奨されています。シングルエンド入力：シングルエンド入力信号を使用するとき

は、信号を一方の入力ピンに印加し、他方の入力ピンを中心スケール電圧に固定します。入力信号のフルスケール・スパンは、この中心スケール電圧によって決定されます。例：0 ～ 1 V の範囲のシングルエンド入力を IINA に印加する場

合は、コンバータを 1 V リファレンス用に構成し（図 17 参照）、IINBに 0.5 V を印加します。

図 17.　0 ～ 1 V シングルエンド入力信号用の構成例

なお、入力が高インピーダンスであることから、抵抗値の大きい抵抗分圧回路（消費電力を抑えるため）を使用してこのリファレンス・レベルを生成することができます。また、このピンへの高周波ノイズ結合を最小にするため、この入力に対しては、デカップリング・キャパシタの使用が推奨されています。デカップリングは、A/DC の直近で行います。差動入力

差動入力信号を使用すれば、入力範囲とバイアス・ポイントにより大きな柔軟性が得られるだけでなく、ひずみ特性、特に高周波入力信号に対するひずみ特性が改善できます。差動入力信号を使用するユーザーは、差動入力構成の利点を活用できます。AC 結合入力

対象となる信号に DC 成分が含まれていない場合は、AC 結合を使用して最適バイアス・ポイントを容易に設定することができます。推奨構成の一例を図 18 に示します。DC バイアス・ポイント用に選択した電圧（この場合は 1 V のリファレンス）を、1 kΩ の抵

抗（R1 および R2）を介して IINA と IINB の両方に印加します。IINAは、キャパシタ C1 を介して入力信号ラインと結合し、IINB は、キャパシタ C2 および C3 を介してグラウンドとデカップリングします。トランス結合入力

入力を AC 結合する別の方法は、トランスを使用する方法です。これは、DC 成分が除去できるだけでなく、AD9201 のアナログ入力の真の差動ドライブを可能にして、最適ひずみ特性をもたらします。図 19 に、トランス入力ドライブ構成の推奨例を示します。抵抗 R1 および R2 は、トランス結合の終端インピーダンスを決定します。トランスの 2 次巻線のセンター・タップは、コモン・モード・リファレンスに接続され、アナログ入力のバイアス・ポイントを設定します。

図 19.　トランス結合入力用の構成例

クロストーク

AD9201 のピンアウトを始め、その内部レイアウトは、入力信号間のクロストークが最小になるように構成されています。高周波のクロストークを最小にする必要がある場合には、入力ピンに対して可能な限り良好なデカップリングを行う必要があります（図 20 参照）。R および C の値は、アンチエイリス処理の必要条件に応じてポールを形成します。また、リファレンス・ピンおよび電源にもデカップリングが必要です（図 21 参照）。

図 20.　入力負荷

図 18.　0.5 ～ 1.5 V AC 結合シングルエンド入力用の構成例

0.1µ F 10µ F

0.1µ F

0.1µ F0.1µ F10µ F

R1 R2

I OR QREFT

I OR QREFB

IINA

IINB

AD9201QINB

QINA

REFSENSE

VREF

コモン・モード電圧

QINA

QINB

IINA

IINB

AD9201

I OR QREFT

I OR QREFB

IINA

IINB

VREF

REFSENSE

0.1µ F 10µ F

0.1µ F

0.1µ F

0.1µ F

AD92010.1µ F

10µ F

10µ F

1V

0V

入力

5kΩ 5kΩ

中心スケール電圧=0.5V

0.1µ F 10µ F

0.1µ F

0.1µ F

C1

C21.0µ F

C30.1µ F

R11kΩ

1.5V

0.5V REFT

REFB

IINA

IINB

VREF

AD9201

REFSENSE

アナログ入力

－10－ Rev.D

AD9201

図 21.　リファレンスおよび電源のデカップリング

リファレンスおよびリファレンス・バッファ

AD9201 に備わるリファレンスとバッファの回路は、最大の利便性と柔軟性が引き出せるように構成されています。このリファレンスの等価回路を図 26 に示します。5つのリファレンス・モードが用意され、所定のピンをストラップすることによってその 1 つを選択することができます（表 I 参照）。このピンをストラップすると、対応する動作モード用に内部の回路が自動的に再構成されます。

表 I.　モード表

モード 入力スパン REFSENSE ピン 図

1 V 1 V VREF 222 V 2 V AGND 23プログラマブル 1＋ (R1/R2) 図面参照 24外付け ＝ 外付けリファレンス AVDD 25

1 V モード（図 22） ― 1 V モードでは、リファレンスが 1 V、入力フルスケールが 1 V になります。高周波特性の最適化が求められるアプリケーション、あるいは電源電圧が 4 V 未満の回路に適しています。このモードを設定するときは、REFSENSE ピンと VREF ピンを短絡します。

図 22.　0 ～ 1 V 入力

2 V モード（図 23） ― 2 V モードでは、リファレンスが 2 V、入力フルスケールが 2 V になります。5 V 電源を使用する、ノイズの影響を受けやすいアプリケーションに適しています。このモードを設定するときは、REFSENSE ピンをグラウンドに接続（AVSS と短絡）します。

図 23.　0 ～ 2 V 入力

外付け電圧設定モード（図 24） ― このモードでは、内蔵リファレンスを使用しますが、外部の抵抗分圧回路を使用して、正確なリファレンス・レベルのスケーリングを行います。抵抗分圧回路の一端に VREF を印加し、抵抗分圧回路のタップ・ポイントとREFSENSE を接続します。リファレンス・レベル（および入力フルスケール）は、1 V×(R1 ＋ R2)/R1 に等しくなります。この方法は、0.7 ～ 2.5 V までの範囲の電圧レベルに使用することができます。

図 24.　プログラマブル・リファレンス

外付けリファレンス・モード（図 25） ― このモードでは、内蔵リファレンスがディスエーブルになり、外付けリファレンスが VREFピンに印加されます。このモードを設定するときは、REFSENSE ピンを AVDD に接続します。

図 25.　外付けリファレンス

DVDD

I OR QREFT

I OR QREFB

AVDD

0.1µ F 10µ F

0.1µ F 10µ F

AD9201

0.1µ F

0.1µ F

0.1µ F10µ F

V アナログ電源 V デジタル電源

I OR QREFT

I OR QREFB

VREF

0.1µ F 10µ F

0.1µ F

0.1µ FAD9201

REFSENSE

+ –

AVSS

0.1µ F

1µ F

R2

R1

1V

VREF = 1 + R2R1

+

–

I OR QREFT

I OR QREFB

IINA

IINB

VREF

0.1µ F 10µ F

0.1µ F

0.1µ F

0.1µ F

AD92010.1µ F

10µ F

10µ F

1V

0V

QINB

QINA

5kΩ

5kΩ

REFSENSE

1V

0V

1V

I OR QREFT

I OR QREFB

IINA

IINB

VREF

0.1µ F 10µ F

0.1µ F

0.1µ F

0.1µ F

AD92010.1µ F

10µ F

10µ F

2V

0V

QINB

QINA

5kΩ

5kΩ

REFSENSE

2V

0V

AVDD

I OR QREFT

I OR QREFB

IINA

IINB

VREF

0.1µ F 10µ F

0.1µ F

0.1µ F

0.1µ F

AD92010.1µ F

10µ F

10µ F

1V

0V

QINB

QINA

5kΩ

5kΩ

REFSENSE

1V

0V

１V外部

リファレンス

Rev.D －11－

AD9201リファレンス・バッファ ― リファレンス・バッファ構造は、2 つ

の A/D コンバータ内の各種のサブブロックによる使用に適するように、VREF ピンの電圧のレベル・シフトとバッファを行います。これら 2 つのコンバータは、同一のリファレンス・バッファ・アンプを共有し、互いの間のゲイン整合を可能な限り最良に維持します。高周波クロストークの最小化が重要事項となる場合は、図 26 に示すように、2 つのコンバータ用にバッファしたリファレンスを、IREFB ピン、IREFT ピン、QREFB ピン、および QREFT ピンにおいて個別にデカップリングします。

図 26. リファレンス・バッファの等価回路

および推奨外部デカップリング

ノイズの抑圧とクロストークに対する耐性に関して最良の結果を得るためには、図 26 に示すような 4 つのキャパシタを用いたバッファのデカップリング構成が効果的です。このデカップリングでは、コンバータ IC の近くにチップ・キャパシタを配置します。キャパシタの接続は、IREFT/IREFB または QREFT/QREFB のいずれかで行います。両側で接続を行う必要はありません。

AD9201 のドライブ

図 27 に、AD8051 を使用して AD9201 をドライブする構成を示します。AD8051 は、3 V と 5 V で仕様が規定されていますが、± 5 Vにおいて最良の結果が得られます。この場合の A/DC の入力スパンは 2 V とします。

図 27.

図 28.　AD8051/AD9201 の特性

–120

–110

–100

–90

–80

–70

–60

–50

–40

–30

–20

–10

0

10

0.0E+0 2.0E+61.0E+6

4.0E+6 6.0E+6 8.0E+6 10.0E+63.0E+6 5.0E+6 7.0E+6 9.0E+6

基本波

2次 3次

4次 5次6次 7次8次

QREFT

QREFB

IREFT

0.1µ F 10µ F

0.1µ F

0.1µ F

AD9201

REFSENSE

AVSS

1V

0.1µ F10µ F

IREFB

VREF

0.1µ F

0.1µ F

10kΩ

10kΩ

A/DCコア

内蔵コントロール・ロジック

A/DC

17

16

1kΩ

VREF

AD80513

250Ω1kΩ

1kΩ

6

22Ω

22Ω0.33µ F

0.01µ F

10pF

10pF

24Ω

－12－ Rev.D

AD9201コモン・モード特性アナログ入力電圧のコモン・モード・ポイントに注意すると、

AD9201 の性能を向上することができます。図 29 は、コモン・モード電圧（アナログ入力スパンの中心）および電源電圧の関数としてTHD を表わしたグラフです。

これらのグラフを観察すると、次のような結論が導かれます。1. AD9201 の使用は、AVDD ＝5 V とするともっとも容易になります。2. 差動入力は、シングルエンド入力よりコモン・モード電圧の変動に対して耐性があります。

3. AVDD ＝ 3 V とし、シングルエンド入力で AD9201 を動作させる場合には、スパンを 1 V、同相モード電圧を 0.75 V にします。

図 29.　CML 入力スパンおよび電源電圧と THD の関係（アナログ入力 = 1 MHz）

コモン・モード・レベル – V

–30

–35

–80–0.5 1.50 0.5 1.0

–50

–65

–70

–75

–40

–45

–60

–55

TH

D –

dB

1V スパン

2V スパン

コモン・モード・レベル – V

–30

–35

–80–0.5 2.50 0.5 1.0

–50

–65

–70

–75

–40

–45

–60

–55

TH

D –

dB

1.5 2.0

1V スパン

2V スパン

コモン・モード・レベル – V

–10

–80–0.5 0 0.5 1.0

–40

–60

–70

–20

–30

–50TH

D –

dB

1.5

1V スパン

2V スパン

コモン・モード・レベル – V

–10

–80–0.5 2.50 0.5 1.0

–40

–60

–70

–20

–30

–50TH

D –

dB

1.5 2.0

1V スパン

a.　差動入力，3 V 電源 c.　シングルエンド入力，3 V 電源

d.　シングルエンド入力，5 V 電源b.　差動入力，5 V 電源

2V スパン

Rev.D －13－

AD9201デジタル入力および出力AD9201 のデジタル・コントロール入力、CHIP-SELECT、CLOCK、

SELECT および SLEEP は、すべて AVDD と AVSS を基準にしています。スイッチング・スレッショルドは、AVDD/2 になります。デジタル出力のフォーマットは、ストレート・バイナリです。低

消費電力モード機能も備わり、STBY をHigh にすると、クロックがディスエーブルになり、AD9201 の無負荷電力が 22 mW 未満に抑えられます。

クロック入力AD9201 のクロックは、AVDD ピンから電圧供給されるインバー

タによって内部でバッファされます。この機能により AD9201 は、定格 AVDD/2 の CLK ピンの入力スレッショルドを用いて、＋5 V または＋3.3 V の CMOS ロジック入力信号のスイングを処理することができます。AD9201 のパイプライン構造は、入力クロックの立ち上がりエッ

ジおよび立ち下がりエッジの両方で動作します。デューティ・サイクルの変動を最小に抑えるためには、クロック入力のドライブに高速もしくは高機能の CMOS（HC/HCT，AC/ACT）ロジック・ファミリーの使用が推奨されます。CMOS ロジックからは、対称電圧スレッショルド・レベルとともに、20 MSPS の動作のサポートに充分な立ち上がり、立ち下がり時間が得られます。性能レベルは下がりますが、わずかに高いクロック・レートでこのデバイスを動作させることも可能です。逆に、低いクロック・レートで AD9201 をクロックすると、性能のわずかな向上が見られることがあります。出力バッファが消費する電力は、クロック周波数に概ね比例し、

低いクロック・レートを用いれば、消費電力も下がります。

デジタル出力AD9201 の各出力ビット（D0 ～ D9）用に備わるオンチップ・バッ

ファは、それぞれ DVDD 電源ピンから電圧供給され、AVDD とは分離されています。出力ドライバは、標準化により各種のロジック・ファミリーとの互換性が確保され、さらにグリッチ・エネルギの発生量は、最小になっています。また、どのような状況においても、出力データ・ビットの容量性負荷を 20 pF の仕様レベルより低く抑えるために、等しいファンアウトが推奨されます。DVDD ＝ 5 V を使用するときの AD9201 の出力信号スイングは、

高速 CMOS ロジック・ファミリーおよび TTL ロジック・ファミリーの両方と互換性があります。TTL については、複数種類の高速TTL ファミリー（F，AS，S）をサポートできるように AD9201 のオンチップ出力ドライバが設計されています。クロック・レートが 20MSPS 未満のアプリケーションにおいては、これ以外の TTL ファミリーが適当となることもあります。低い電圧の CMOS ロジックとインターフェースする場合には、AD9201 において DVDD ＝ 3 V として 20 MSPS の動作を維持することができます。いずれの場合でも、使用予定のロジック・ファミリーのデータ・シートを参照し、AD9201 の仕様との互換性をチェックしてください。なお、1 出力ライン当たりのロジック負荷を 5 pF に制限すれば、

出力の遅延を 2 ns だけ短縮することができます。

3 ステート出力AD9201 の CHIP-SELECT ピンをHighにセットすると、デジタル出

力が高インピーダンスになります。この機能は、回路内テストまたは評価を容易にするために備わっています。

選択SELECT ピンをLowに保持しているときは、出力ワードが "Q" レ

ベルを表わします。この SELECT ピンをHighに維持しているときは、出力ワードが "I" レベルを表わします（図 1 参照）。AD9201 の SELECT ピンおよび CLK ピンは、共通の信号ソースか

らドライブすることができます。データは、入力パルスの 5 ～ 11 ns後に変化します。この場合、インターフェース・ラッチが、AD9201の遅延時間に見合う充分なホールド時間を有していることを確認する必要があります（図 30 参照）。

図 30.　代表的なディマルチプレクス接続

アプリケーションQAM 復調における AD9201 の使用

QAM は、デジタル通信システムにもっと広く使用されているデジタル変調方式の 1 つです。この変調テクニックは、FDMA をはじめ、スペクトル拡散（CDMA）ベースのシステムにも見ることができます。QAM 信号では、搬送波の振幅変調（AM 変調）および位相変調（PM 変調）が行われます。送信機においては、位相が 90°異なる同一周波数の 2 つの搬送波を独立に変調することによって、この信号を生成します。この結果、同相（I：inphase）搬送波成分と、この I 成分と 90°の位相差を持つ直交（Q：quadrature）搬送波成分が作られます。この後、I 成分と Q 成分が合成されて、所定のキャリア周波数、つまり IF 周波数を持った QAM 信号が生成されます。図 31 は、2×の補間を有する 10ビット D/AC AD9761 を使用し、QAM変調回路をアナログ的に具体化する方法を示しています。デジタル領域において QAM 信号を合成することも可能であり、その場合は、QAM 信号を再構成するための D/AC が 1 つ必要になります。完全（つまり、D/AC 内蔵）デジタル QAM モジュレータの一例としてAD9853 が挙げられます。

図 31.　代表的なアナログ QAM 変調回路の構成

CLOCK

DATA

CLOCK

DATA

CLK

SELECTクロック・ソース

データ出力

Ｉラッチ

Ｑラッチ

Ｉ処理

Ｑ処理

090

10AD9761

IOUT

QOUT

DSPまたはASIC

キャリア周波数

ナイキスト・フィルタ 直交変調回路

ミキサーへ

－14－ Rev.D

AD9201受信機においては、QAM 信号を元の I 成分と Q 成分に分離しま

すが、そのプロセスは、基本的に先述の変調プロセスを逆順にたどる形になります。従来から使用されている一般的な QAM 復調回路の構成を図 32 に示します。この例を参照すると、デュアル整合 A/DC および直交復調回路を使用してアナログ領域において復調が行われ、I および Q のベースバンド信号の復元とデジタル化が行われていることがわかります。直交復調回路は、一般に、2 つのミキサーと、I および Q の局発（LO）の間に 90°の位相シフトを生じさせるために必要な回路を含むシングル IC です。ミキシングによりベースバンドまで下げた I 信号と Q 信号を A/DC によりデジタル化する前に、整合アナログ・フィルタを用いてフィルタ処理を行います。これらのフィルタは、しばしばナイキスト・フィルタまたは波形整形フィルタと呼ばれ、混合プロセスにより生じた虚像（イメージ）および帯域外信号を除去します。整合ナイキスト・フィルタの特性は、最適なS/N 比を提供し、記号間干渉を最小化できる明確な境界を有するものとします。通常、各 A/DC は、QAM の記号レートにおいて、より一般的には A/DC 出力をデジタル・フィルタにより処理することを前提として、QAM の記号レートの整数倍のレートにおいて、それぞれに対応する入力を同時にサンプリングします。オーバーサンプリングおよびデジタル・フィルタリングを用いれば、アナログ・フィルタの実現が容易になり、複雑性を回避できます。またそれにより、キャリアおよび記号の復元とチューニングのために行うデジタル処理を向上することも可能になります。これにおいて、AD9201 等のデュアル A/DC を用いれば、優れたゲイン、オフセット、および I チャンネルと Q チャンネル間の整合が確保されます。

図 32.　代表的なアナログ QAM 復調回路

接地およびレイアウトの規則

高性能デバイスの場合、最適性能を達成する上で、適切な接地とレイアウトのテクニックが非常に重要になります。AD9201 のアナログ・グラウンドおよびデジタル・グラウンドは、システムにおける折り返し電流の管理を最適化するために、分離されています。グラウンドとの接続は、A/DC の近くで行う必要があります。ここでは、AD9201 を備えるプリント回路基板（PCB）として、グラウンド面および電源面を備えた少なくとも 4 つの層を備えた構造の基板を推奨しています。グラウンド面と電源面を使用すると、次のような顕著な利点が得られます。1. 信号パスおよびリターン・パスによって囲まれるループ面積が最小になります。

2. グラウンド・パスおよび電源パスに関連するインピーダンスが最小になります。

3. 電源面、PCB の絶縁層、およびグラウンド面によって、本質的な分布容量が形成されます。

こういった特性は、電磁妨害雑音（EMI）を抑え、全体的な性能を向上させます。レイアウトの設計において重要なことは、入力信号とノイズの結

合を防止することです。デジタル信号を入力信号トレースと平行にすることなく、またそれを入力回路から離して配線します。個別に設けたアナログ・グラウンドとデジタル・グラウンドは、AD9201 直下の固定グラウンド面で互いに直接接続します。電源とグラウンドの折り返し電流は、慎重な管理が必要です。一般則として、ミックスド・シグナルのレイアウトにおいては、重要なアナログ回路内にデジタル回路からの折り返し電流を通過させてはなりません。AVSS および DVSS の過渡状態は、A/DC の性能を著しく低下さ

せます。アナログ・グラウンドとデジタル・グラウンドを A/DC の直下

で接続できない場合は、図 33 に示した構成の可能性を検討します。

図 33.　グラウンドおよび電源に関する考察

以上とは別の入力および接地のテクニックを図 34 に示します。RF 用のグラウンド面を分離していますが、これを行わないと信号の処理が困難になります。これらの信号は、差動またはシングルエンドで A/DC に配線されます（つまり、いずれの場合もドライバもしくは RF グラウンドに接続することができます）。A/DC は、RF とA/DC のアナログ・グラウンドの間に数百 mV のノイズまたは信号があっても、良好に機能します。

図 34.　RF 接地スキーム

∆VAA D

DVSSAVSS

A B

IA ID

AVDD DVDD

D

A

VIN

CSTRAY

CSTRAY

GND

A =

D =

A/DCIC

A A

アナログ回路

デジタル回路

ロジック電源

デジタル・ロジック IC

アナログ

デジタル

A/DC

AIN

BIN-

RF グラウンド

アナログ・グラウンド

デジタル・グラウンド

データ

ロジック

90°CLO

IA/DC

QA/DC

DSPまたはASIC

デュアル整合ADC

キャリア周波数

直交復調回路ナイキスト・フィルタ

前段の回路から

Rev.D －15－

AD9201評価ボードAD9201 の評価ボードは、"そのまま使用できる" 形で出荷されま

す。電源およびシグナル・ジェネレータは、図 35 に示すとおりに接続します。このように接続すれば、Q チャンネルの特性を観察することができます。I チャンネルを観察する場合は、JP22 のピン 1とピン 2 をジャンパにより接続します。また、I チャンネルと Q チャンネルをトグルする場合は、適切なジャンパ接続を行った後、CMOS レベルのパルス列を "ストローブ" ジャックに印加します。

20MHz2Vp-p

+5V+3V +3V

1MHz1Vp-p

AGND AVDD DGND1 DVDD DGND2 DRVDD

P1

CLOCK

Q IN

AD9201

シンセサイザ

シンセサイザ

アンチエイリアス・フィルタ

DSP装置

図 35.　評価ボードの接続

－16－ Rev.D

AD9201

図 36.　評価ボードのソルダー側シルクスクリーン

– 9201EB

–

R50R51C14

C24R52R53

C20C22

C50C51

C29

C52

C53

C14C17C23C27

+C5

+C36 C

35C

55C

4C

54

RE

V

（実寸ではありません）

図 37.　評価ボードのコンポーネント側レイアウト

（実寸ではありません）

Rev.D －17－

AD9201

図 38.　評価ボードのグラウンド面レイアウト

図 39.　評価ボードのソルダー側レイアウト

（実寸ではありません）

（実寸ではありません）

－18－ Rev.D

AD9201

図 40.　評価ボードのコンポーネント側シルクスクリーン

図 41.　評価ボードの電源面のレイアウト

R14

AGND

R37

R13

R11JP21

AVDD

J1 J5BJ2 BJ1

C42 L2

C40

R38J6

C38C41

+

JP22

R1

R4

R31

R33

R32

JP13

4TP2

TP1 C15+

+C25

4

TP5

JP14

TP6

T1JP3

R2

C3

JP10 T2

C1 JP2 JP1J3

R34

C34

JP7JP9

R40

R35

C37 JP12JP11C31+

AGNDJ4

R30

R23

R12R8

TP3 D1

C32 C21

R9

V6

C12 +

C11

V3

C8

R16

R17

R24

JP6R6

R7

JP5

V4

JP4

R10

R18

+

C19

C24

+

DG

ND L5

C30

C49

+

C9 C10

C2

V2

C13

C6

V1

DB

VD

D

RN2

JP20

RN1

P1

JP17

C47

L4

BJ5

C48

+ C46

C7

JP19

R36

+ C43L3C44

BJ6BJ4 BJ3

C45

TP4

JP16

V8

TP7JP15

C33

R39

I_IN STROBE AGND AVDD CLOCK DGND1 DVDD DGND2 DBVDD

Q_IN

（実寸ではありません）

（実寸ではありません）

Rev.D －19－

AD9201

図 42.　評価ボード

ST

RO

BE

AV

DD

15 16 17 18 19 20 21 22 23 24 25 26 27 28

AV

DD

8

AD

822

+

U3

AD

J_R

EF

AV

DD

8

AD

822

+

U6

1J311

AV

DD

11

DV

DD

11

DR

VD

D

B B B B B B B B VC

CB

NC

1

OE

GN

D1

A A A A A A A A

VC

CA

T/R

GN

D2

GN

D3

U1

C2

0.1µ

F

16 15 21 20 19 18 17 14 24 23 22 13

D5

D6

D7

D8

D9

DV

DD

74L

VX

C42

45

B B B D0

D1

D2

D3

D4

VC

CB

NC

1

OE

GN

D1

A A A A A A A A

VC

CA

T/R

GN

D2

GN

D3

U2

C9

0.1µ

F

19 20 21 20 18 17 16 14 24 23 22 13

D0

D1

D2

D3

DV

DD

1 32

JP16

HD

R3

1 32

JP15

HD

R3

74A

HC

14D

W74

AH

C14

DW

74A

HC

14D

W

AV

DDU8A

U8B

U8CC

380.

1µF

12

34

56

DU

TC

LK

R39

R-S

50Ω

TP

7C

ON

1

TP

4C

ON

1 R-S

TB

DΩ

R36

CL

K0

C33

0.1µ

F

AV

DD R31

500Ω

R32

PO

T_2

kΩ

R33

500Ω

R38

R-S

50Ω

AD

C_C

LK

J6 BN

C

74L

VX

C42

45

D4

DR

VD

D

5 4 3 6 7 8 9 10 1 2 11 12

BC

LK

0

BD

0

BD

1

BD

2

BD

3

BD

4

BD

5

BD

7

BD

8

BD

9

BD

6

8 9 3 4 5 6 7 10 1 2 11 12

DR

VD

D

SL

EE

P

INA

-1

INB

-1

RE

FT

-1

RE

FB

-1

AV

SS

RE

FS

EN

SE

VR

EF

AV

DD

RE

FB

-Q

RE

FT

-Q

INB

-Q

INA

-Q

CH

IP-S

EL

EC

T

DU

TC

LK

SE

LE

CT

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

DV

DD

DV

SS

TE

ST

CH

IP

14 13 12 11 10 9 8 7 6 5 4 3

D4

D8

D7

D6

D5

D4

D3

D2

D1

D0

D9

31 30 4 2 29 28 3 6 26 24 22 8 10 12 20 25 18 27 16 32 14 34 33 40 39 36 38 37

13 11 9 7 5 1 33 23 21 19 17 15P1

DR

VD

D

1 32

JP17

HD

R3

1 2 3 4 5 6 1 2 3 4 5 6

14 13 12 11 10 9 14 13 12 11 10 9

CL

KO

UT

CO

N40

74A

HC

14D

W

U8F

1312

74A

HC

14D

W

U8E

1110

74A

HC

14D

W

U8D

98

C10

0.1µ

F

12

3

JP20

HD

R3

1 32

JP19

HD

R3

C7

0.1µ

F

C6

0.1µ

F

CL

K0

C13

0.1µ

F

DU

TD

AT

A[0

...9]

DG

ND

DV

DD

L3

C45

CA

P_N

PC

44C

AP

_NP

C43

10_1

0V

DV

DD

L4

C48

CA

P_N

PC

47C

AP

_NP

C46

10_1

0V

DR

VD

DD

RV

DD

BJ3

BA

NA

BJ4

BA

NA

BJ5

BA

NA

BJ6

BA

NA

AV

DD

AV

DD

VC

C

L2

C42

CA

P_N

PC

41C

AP

_NP

C40

10_1

0V

J5 BN

C

R37

R-S

49.

9Ω

RN

1A

RN

1B

RN

1C

RN

1D

RN

1E

RN

1F

RN

2A

RN

2B

RN

2C

RN

2D

RN

2E

RN

2F

J1 BN

CC

H1I

N

R2

R-S

50Ω

23 1

HD

R3

JP3

T1

CT

1234 6

PS

JP2

JP2

C1

0.1µ

F

C3

10_6

V3

TP

1 CO

N1

R1

R-S

TB

DΩ

TP

2 CO

N1

DC

IN1

AG

ND

R_V

RE

F

12

3 4

JP13

HD

R3

C54

1000

pF

C5

10_6

V3

C4

0.1Ω

R4

R-S

100

Ω

MID

SC

AL

E_I

N

AD

9201

DR

VD

D

D[0

...9]

DR

VD

D

C29

CA

P_N

P

L5

フェライト・ビーズ

DV

DD

C53

10p

FC52

10p

F

C23

0.1µ

F

C25

CA

P_P

C26

CA

P_N

P

C27

0.1µ

F

R52

10Ω

R53

10Ω

1 32

JP6 H

DR

3A

VD

D

INA

-Q

INB

-Q2

1JP

14

HD

R4

3 4

R_V

RE

F

TP

6C

ON

1

C55

1000

pF

C36

10_6

V3

C35

0.1µ

F

R35

R-S

1Ω

TP

5C

ON

1

JP11

J4 BN

C

C34

0.1µ

F

C37

10_6

V3

1234 6

PS

T2

トランス

CT

トランス

R40

R-S

100

Ω

3 12

JP10

HD

R3

R34

R-S

50Ω

CH

OIN

JP12

R30

1.5k

Ω

R23

PO

T_1

0kΩ

C31

10_6

V3

C32

0.1µ

F

R24

R-S

22Ω

R17

15kΩ

ΩR

165k

ΩC

21C

AP

_NP

AD

J_R

EF

D1R8

5.49

kΩ

DIO

DE

_ZE

NE

R

R9

PO

T_1

0kΩ

R12

1.5k

Ω

C12

0.1k

ΩC

1110

_6V

3

R10

R-S

10Ω

C8

CA

P_N

P

R7

15kΩ

R6

5kΩ

JP5

JP7

JP9

C24

10_1

0V

C19

10_1

0VC

200.

1kΩ

C22

0.1k

Ω

R18

R-S

TB

DΩ

R14

R-S

TB

DV

12

3

JP4

C16

CA

P_N

PC

15C

AP

_P

C14

0.1µ

F

C17

0.1µ

F

C50

10p

F C51

10p

F

R51

10Ω

R50

10Ω

R11

1kΩ

DU

TC

LK

12

3JP

22

AV

DD

HD

R3

3 12

HD

R3

R13

1kΩ

C30

CA

P_N

PC

4910

_10V

U4

TP

3C

ON

1

AP

WR

IN

GN

D

BJ1

BA

NA

BJ2

BA

NA

DP

WR

IN

DP

WR

IN

INA

-1

INB

-1

MID

SC

AL

E_I

JP21

VR

EF

DC

INO

AV

DD

AV

DD

R_V

RE

F

フェライト・ビーズ

フェライト・ビーズ

フェライト・ビーズ

ストローブ ジャンパ

ジャンパ

ジャンパ

ジャンパ

ジャンパ

ジャンパジャンパ

抵抗

7 パック

（実寸ではありません）

PR

INT

ED

IN J

AP

AN

D41

18-2

.7-1

0/99

,1A

AD9201

－20－ REV.D

ちき

ゅうにやさし

い

みどりをまも

る

「この取扱説明書はエコマーク認定の再生紙を使用しています。」

外形寸法サイズはインチと（mm）で示します。

28ピン・シュリンク・スモール・アウトライン・パッケージ（SSOP）

（RS-28）

28 15

141

0.407 (10.34)0.397 (10.08)

0.31

1 (7

.9)

0.30

1 (7

.64)

0.21

2 (5

.38)

0.20

5 (5

.21)

0.008 (0.203)0.002 (0.050)

0.07 (1.79)0.066 (1.67)

0.0256(0.65)BSC

0.078 (1.98)0.068 (1.73)

0.015 (0.38)0.010 (0.25) 0.009 (0.229)

0.005 (0.127)

0.03 (0.762)0.022 (0.558)

8°0°

ピン１

実装面