Abstract— This paper presents the contamination levels,

obtained applying the Equivalent Salt Deposit Density ESDD methodology in nine distribution circuits and five substations, belonging to ELECTRICARIBE S.A. E.S.P., and located in the north area of Barranquilla, the main Colombian Atlantic Ocean port. The paper shows the different study stages such as the sampling places selection and configuration, the ESDD measurement procedures and the results evaluation applying statistical techniques.

Keywords— ESDD methodology, Insulator contamination,

flashover, Insulator pollution.

I. INTRODUCCIÓN L gran crecimiento experimentado por los servicios de redes de área local inalámbricas ha forzado al mercado a

un rápido desarrollo de nuevo estándares con el fin de incrementar la velocidad de tasa de datos y el número de canales con respecto a los estándares WLAN ya existentes.

El estándar IEEE 802.11a promete ser la nueva generación de las redes LAN inalámbricas, ofreciendo altas tasas de datos (por encima de 54 Mbps) en distancias medias-cortas. Este estándar opera en la banda de frecuencias de 5 GHz, ofreciendo dos sub-bandas, la inferior de 5.15 GHz a 5.35 GHz, y la superior de 5.725 a 5.825 GHz. Estas frecuencias se superponen con las del estándar europeo HiperLAN que ofrece unas velocidades similares al estándar americano.

La elección de una topología de receptor adecuada para este estándar, que de lugar a un diseño compacto y de bajo coste, requiere la realización de un estudio minucioso de las diferentes topologías de receptor.

Se eligió una arquitectura de conversión directa, ya que elimina la necesidad de voluminosos filtros externos de rechazo de frecuencia imagen consiguiéndose un diseño compacto, de bajo coste y bajo consumo. Esta arquitectura es válida para su utilización con el estándar 802.11a ya que su espectro no contiene información a frecuencia cero (DC). Sin embargo, la conversión directa presenta una serie de

Este trabajo ha sido financiado por el proyecto CICYT “Transceptores integrados multielemento y monocircuito para radiocomunicación digital de banda ancha”, TIC-2006-13067-C03-02.

Yolanda Jato Llano, trabaja en el Departamento de Ingeniería de Comunicaciones de la Universidad de Cantabria, Santander, España, jatoy@unican.es.

Amparo Herrera Guardado, trabaja en el Departamento de Ingeniería de Comunicaciones de la Universidad de Cantabria, Santander, España, herrera@unican.es.

inconvenientes como los offsets de DC, la sensibilidad a desadaptaciones y la distorsión de orden par, por lo que el proceso de diseño debe ser cuidadoso con el fin de minimizar estos efectos [1], [2]. En la siguiente figura se representa un receptor con una arquitectura de conversión directa.

Figura 1 Receptor con una arquitectura de conversión directa.

Como se puede comprobar en la Fig. 1, el receptor realiza una conversión de frecuencias en “cuadratura”, a través de dos ramas I/Q desfasadas 90º entre sí. Esta configuración es necesaria ya que en la conversión directa ambas bandas contienen distinta información, que se vería distorsionada si se superponen. Además, los circuitos que componen el receptor deben presentar una configuración diferencial con el fin de minimizar los inconvenientes que presenta esta arquitectura y que han sido nombrados anteriormente

En este artículo se presenta la integración de un amplificador de bajo ruido y un mezclador para ser utilizados en un receptor de conversión directa trabajando en el estándar WLAN. Con este diseño se van a demostrar los buenos resultados que se pueden conseguir con la tecnología de SiGe en un receptor de conversión directa, ya que aunque existen algunas publicaciones de circuitos en esta tecnología, es más frecuente el uso de otras como por ejemplo la tecnología CMOS. Por otro lado, con la integración del LNA y el mezclador en un mismo chip, se desea conseguir un circuito que permita su uso en diferentes configuraciones; por ejemplo, utilizando el chip como conversor en el receptor o bien, si los requerimientos de ruido son muy exigentes, introduciendo el chip en cada una de las ramas I/Q y añadiendo un LNA adicional a la entrada de ruido muy bajo.

Además, se muestra la comparación de los resultados de medida y simulación con el fin de verificar la fiabilidad de los modelos usados. Un aspecto muy importante a la hora de realizar el diseño es el modelo de los componentes. Estos modelos deben representar el comportamiento del componente

E

A Single-Chip Zero-IF Down-Converter in SiGe:C BiCMOS Technology

for WLAN 802.11a

Y. Jato, A. Herrera, Member IEEE

IEEE LATIN AMERICA TRANSACTIONS, VOL. 7, NO. 2, JUNE 2009 127

(condensadores, transistores, bobinas…) de la forma más parecida posible a su comportamiento real hasta la frecuencia más alta posible, con el fin de que en las simulaciones y las medidas se obtengan resultados similares y así poder prever antes de la fabricación posibles disfunciones de los circuitos. También es necesario incluir el efecto de las líneas de transmisión que interconectan los componentes.

El hecho de comparar simulaciones y medidas, como se hace en este trabajo, es novedoso para estas tecnologías de bajo coste, ya que normalmente se incluyen directamente los resultados de medida. Aquí, al compararse en la misma gráfica simulaciones y medidas, se muestra la bondad de los modelos de la librería de SiGe que se está usando, así como la influencia de las líneas en el diseño de los circuitos.

Como último paso de diseño, los dos circuitos se integran en el mismo chip con el fin de conseguir un diseño más compacto, realizándose también la medida de este último chip que contiene ambos circuitos.

II. AMPLIFICADOR DE BAJO RUIDO

A. Diseño Los principales pasos que hay que seguir para diseñar un

LNA se describen a continuación. En primer lugar es necesario elegir el tamaño (número y

tamaño de dedos) de transistor adecuado, es decir, un transistor que además de bajo ruido, proporcione alta ganancia, bajo consumo y alta linealidad. En este caso, los transistores de la tecnología que debíamos utilizar por exigencias del proyecto no son transistores pensados para aplicaciones de bajo ruido.

El siguiente paso más importante es el de elegir un punto de polarización óptimo para el funcionamiento en bajo ruido. La figura de ruido mínima para esta tecnología era de 1 dB pero con condición totalmente inestable a la entrada y a la salida.

Una vez elegido el punto de polarización, es necesario realizar la adaptación de ruido, previa estabilización incondicional del amplificador. Esta adaptación consiste en hacer coincidir el parámetro S11 del transistor con el conjugado del parámetro Γopt , valor que indica el coeficiente de reflexión necesario para obtener el mínimo ruido. La mayor parte de las veces esto supone sacrificar la adaptación a 50 Ω de la entrada ya que ambos puntos no suelen coincidir. Una opción es el uso de bobinas de realimentación en base y colector, para aproximar dichos valores pero esto hace sacrificar el tamaño final del circuito.

En el diseño presentado en este artículo, se tomó una solución de compromiso para la adaptación de entrada de forma que la adaptación a 50 Ω fuese aceptable y el ruido lo suficientemente bajo como para cumplir las especificaciones.

Se ha elegido una topología para el LNA pensando en las especiales características que presentan los receptores de conversión directa. Con el fin de minimizar los offsets de DC y la distorsión de orden par en este tipo de arquitecturas, se requieren altos valores de aislamiento, siendo las topologías

diferenciales las más adecuadas para conseguirlo [3], [4], sabiendo que no son las mejores configuraciones para figura de ruido mínima, de hecho el paso de una configuración simple a una diferencial, pasamos a 3.5 dB de NF. Dicho valor se va degradando con la inclusión de los componentes reales y líneas de interconexión hasta los 4.5 dB que se consiguen en el diseño realizado.

El LNA que se ha diseñado está compuesto por tres etapas diferenciales. La primera convierte la señal que proviene de la antena, de simple a diferencial. Además, como se trata de la primera etapa del LNA, se diseña para conseguir la mínima figura de ruido y buena adaptación de entrada. Es necesario poner especial cuidado en balancear la rama de entrada que no posee señal del diferencial (resistencia R3 y condensador C2), con el fin de que su impedancia sea igual que la de la rama con la entrada de señal de RF para que el circuito conserve su simetría y funcione correctamente.

Se obtiene una adaptación de banda ancha entre 2.4 y 6.2 GHz sin necesidad de incluir ningún componente externo. Como elementos de adaptación pasiva se ha utilizado una bobina y el propio condensador de desacoplo de entrada. El esquema de la primera etapa se presenta en la Fig. 2.

T2T1

R4

C1 C2L1

R3

R1 R2

Vi1 Vi2

Vin

Vcc

Figura 2 Esquema de la primera etapa del LNA.

La segunda etapa se compone de una doble celda

diferencial de Gilbert con transistores en configuración cascodo para conseguir un alto valor de aislamiento entrada/salida, realizándose en esta etapa la mayor parte de la amplificación del LNA. Por otro lado, se incluyen como cargas dos bobinas con el fin de minimizar la figura de ruido total y mejorar la excursión de tensión. Además con esta etapa se consigue un buen balanceado de señales, obteniéndose así un diseño robusto frente a los problemas de la conversión directa (offset de DC, desbalances entre ramas, etc…). El esquema de esta etapa se presenta en la Fig. 3.

La tercera etapa se ha incluido para corregir la diferencia de fase entre las salidas I y Q del circuito. La simetría entre los caminos I y Q del receptor es muy importante ya que la existencia de diferencias de fase y/o amplitud entre las ramas da lugar a distorsión de la señal. El circuito de corrección de fase consiste en una etapa diferencial que incluye dos condensadores cruzados que van desde los colectores de los transistores a la fuente de tensión. Gracias a esta etapa,

128 IEEE LATIN AMERICA TRANSACTIONS, VOL. 7, NO. 2, JUNE 2009

también se consigue una adaptación de salida de banda ancha sin introducir ningún componente externo. La Fig. 4 representa el esquema de la última etapa del amplificador.

T1 T2

T3 T4

C1

C3

R1

C4

R2

L1 L2

Vcc

Vo1 Vo2

Vi1 Vi2

DC

C2

Figura 3 Esquema de la segunda etapa del LNA.

T1 T2

R1 R2

Cf2Cf1C3 C4

DC

Vo1 C1 C2 Vo2

Vout2Vout1

Figura 4 Esquema de la tercera etapa del LNA.

B. Simulación y resultados experimentales. El LNA ha sido simulado, montado y medido. El montaje

se realizó en una caja de latón utilizando un substrato de CuClad (ε =2.17, H= 0.254 mm). Las líneas de conexión de CuClad también fueron simuladas con el simulador electromagnético, Momentum (Agilent Technologies), así como las líneas internas de interconexión de componentes del circuito, ya que esta librería de SiGe no incluye modelo de líneas de transmisión, cuyo comportamiento influye de manera importante en el circuito a la frecuencia de operación. Cada conjunto de líneas simulado se sustituye en el circuito eléctrico por su matriz de parámetros S equivalente, se vuelve a simular el circuito y se comprueba su influencia, en el caso de ser negativa se deberá trabajar sobre la modificación del layout y de nuevo volver a simular.

Asimismo se incluyeron los hilos de bonding con sus

longitudes reales, medidas después del montaje. En la Fig. 5, se muestra la comparación entre las medidas y las simulaciones.

Simulación

Medida

(a)

SimulaciónMedida

(b)

SimulaciónMedida

(c)

Figura 5 Comparación de los resultados de simulación (rojo) y medida (azul),

(a) ganancia, (b) adaptación de entrada, (c) adaptación de salida. Como se puede ver, se obtienen adaptaciones de entrada y

salida de banda ancha con un valor por debajo de los 10 dB. La ganancia obtenida en las medidas a 5.8 GHz es de 8 dB.

La figura de ruido medida a 5.8 GHz es de 5.5 dB, un poco más alta que la obtenida en simulación de 4.4 dB. Por otra parte, el aislamiento que se consigue en medida es superior a los 30 dB, acorde con las simulaciones.

También se han realizado simulaciones de balance

JATO LLANO AND HERRERA GUARDADO : A SINGLE-CHIP ZERO-IF DOWN 129

armónico obteniéndose un punto de compresión 1 dB de -6.3 dBm, mientras que en medidas el valor obtenido fue de -7.8 dBm.

En la Fig. 6 se presenta una microfotografía del LNA medido:

Figura 6 Microfotografía del LNA.

III. MEZCLADOR

A. Diseño La elección fundamental que hay que hacer a la hora de

diseñar un mezclador es decidir entre un mezclador pasivo o activo. Los mezcladores pasivos tienen como ventaja una alta linealidad, pero por otro lado presentan pérdidas y un valor de ruido elevado. En cambio, los mezcladores activos obtienen ganancia de conversión y requieren menos potencia de OL que los pasivos. Además, una potencia de OL no muy elevada incrementa los valores de aislamiento OL-RF / RF- BB, parámetros muy importantes en el caso de receptores de conversión directa.

El mezclador que se ha diseñado es activo y posee una configuración en doble celda de Gilbert con el fin de conseguir un alto valor de aislamiento entre los puertos de OL y de RF [5], [6]. Con esta configuración también se consigue la supresión de la señal del oscilador local así como de los armónicos de orden par de las señales de RF y OL. Otro requerimiento importante que deben cumplir los mezcladores diseñados para un receptor de conversión directa es el de presentar una alta linealidad, con valores altos de IIP2 e IIP3. En el diseño se ha utilizado degeneración resistiva en los emisores de los transistores ya que así se evita el uso de inductancias que además de poseer un modelo más inexacto, incrementan mucho el tamaño del circuito.

La señal de entrada de RF se inyecta en los transistores inferiores, realizando el mezclado a través de un proceso de conmutación de los transistores del nivel superior, que actúan como interruptores. Las adaptaciones tanto de entrada como de salida se han realizado mediante redes de adaptación pasiva de tres elementos en una configuración en T.

El esquemático del mezclador se muestra en la Fig. 7. El layout del circuito se diseñó cuidadosamente con el fin de conseguir una perfecta simetría de todas las líneas y componentes, ya que la falta de simetría no solo corrompe la señal de salida del receptor completo sino que también afecta negativamente al rendimiento de otros parámetros del circuito.

Asímismo, se realizaron simulaciones electromagnéticas cuando fuese necesario (por ejemplo, en el caso de las líneas), como se hizo con el amplificador.

T3

T1

T4 T5

T2

T6

R1 R2

R3

R4 R5

C8L4

C7

C6L3

C5

C2L1

C1 C4C3L2

OL_I

OL_Q

RF_I RF_Q

IF_QIF_I

Figura 7 Topología del mezclador descendente.

B. Simulaciones y resultados experimentales. A continuación se resumen los parámetros más importantes

de simulación y medida del circuito. Introduciendo una potencia de oscilador local de -5 dBm la ganancia que se obtiene es de 11 dB. El punto de compresión 1 dB de entrada de -10 dBm que se ha obtenido en medida se aproxima mucho al valor obtenido en simulación de -9 dBm. El aislamiento entre el puerto de RF y el puerto de OL presenta un valor de 57 dB tanto en medida como en simulación, asegurando una minimización de los offsets de DC debidos a las pérdidas del OL.

La Fig. 8 muestra el espectro de salida en la medida con dos tonos para la obtención de la característica de linealidad. Las dos señales de RF están separadas 1 MHz. También se ha considerado una pequeña separación en frecuencia entre la señal de OL y la de RF con el fin de ver con mayor facilidad la medida de intermodulación.

Figura 8 Espectro de salida del mezclador en la medida con dos tonos.

En simulación se obtuvo un valor de IIP2 de 44 dBm. La

medida de este parámetro no se pudo realizar ya que el nivel de los armónicos era tan bajo que permanecían por debajo del rango dinámico del analizador de espectros.

El valor del IIP3 es de 10.2 dBm en simulación, mientras que en medida se consiguen 2.8 dBm. La Fig. 9 muestra la microfotografía del montaje del mezclador.

130 IEEE LATIN AMERICA TRANSACTIONS, VOL. 7, NO. 2, JUNE 2009

Figura 9 Microfotografía del mezclador.

IV. INTEGRACIÓN DE LOS CIRCUITOS La solución más compacta para la realización de esta parte

del receptor es integrar el LNA y el mezclador en el mismo chip. En este caso, en lugar de utilizar la topología de la Fig. 1 donde se usa un LNA y luego un mezclador para cada rama, se incluirá en cada rama un conjunto LNA + mezclador, consiguiéndose así un ahorro en el número de componentes ya que evitaremos el divisor que conecta el LNA con cada mezclador.

El LNA y el mezclador usados son los que se han descrito en los apartados anteriores. El nuevo circuito ha sido simulado y medido, obteniéndose valores en medida muy similares a los de las simulaciones.

Se ha obtenido una adaptación de entrada de banda ancha sin la utilización de ninguna red externa de adaptación. La ganancia obtenida en medida a 5.8 GHz es de 20 dB mientras que en las simulaciones el valor era de 26 dB. La menor ganancia obtenida en las medidas es debida al también menor valor de la ganancia del LNA

La figura de ruido medida total es de 5.7 dB y el punto de compresión 1 dB de entrada de -22 dBm, valor que coincide con el obtenido en las simulaciones. La variación de la ganancia con la potencia de RF se muestra en la Fig. 10.

También se han obtenido buenos resultados en el aislamiento OL-RF, con un valor en medida de 44.1 dB, un poco superior al resultado de simulación de 42.1 dB. Todas las medidas y simulaciones de han realizado para una potencia de OL de -5 dBm.

Para la medida de las características de intermodulación se inyectaron en el circuito dos tonos separados 1 MHz (las mismas condiciones que la medida del mezclador).

0

5

10

15

20

25

30

-40 -37 -34 -31 -28 -26-24

,5 -23-21

,5 -20-18

,5 -17-15

,5 -13 -10

P_RF(dBm)

G_v(dB)

Medida Simulación

Figura 10 Variación de la ganancia con la potencia de RF.

Se ha obtenido un valor de IIP3 (sobre 50 Ω) de -10.8 dBm

cercano al valor de simulación que es de -8.6 dBm. El valor simulado de IIP2 es 28.57 dBm. La medida de este parámetro

no se pudo realizar por el mismo motivo que en el mezclador. Por otro lado, las salidas diferenciales del circuito presentan un desfase muy cercano a los 180º.

En la Fig. 11 se presenta el espectro durante la obtención del IIP3:

Figura 11 Espectro de salida del circuito LNA+mezclador en la medida con dos tonos.

Este circuito, combinación del LNA y el mezclador, opera sin degradación de sus características en un rango de frecuencias entre 5.1 y 5.9 GHz, permitiendo el uso del circuito en las bandas de frecuencia superior e inferior del estándar IEEE 802.11a. La microfotografía del circuito se muestra en la Fig. 12. El chip ha sido montado sobre un substrato de CuClad (ε= 2.17, H= 0.254 mm) y ocupa un área de 2.3 x 1.46 mm.

Figura 12 Microfotografía del conjunto LNA+ mezclador.

El conversor que se ha presentado en este artículo, es válido para ser usado en sistemas que implementen el estándar WLAN 802.11a. En la Tabla I se presentan los valores que deben verificar los principales parámetros de un receptor de conversión directa para que se cumplan los requerimientos de este estándar [11], así como los obtenidos con nuestro conversor.

TABLA I: REQUERIMIENTOS DE UN RECEPTOR DE CONVERISÓN DIRECTA PARA

EL ESTÁNDAR WLAN 802.11A

Parámetro de RF Requerimiento Nuestro diseño Figura de ruido NF ≤ 10 dB 5.6 dB

IIP3 ≥-49.5 dBm -10.8 dBm IIP2 ≥-1 dBm 30 dBm

P1dB (in) ≥-27 dBm -22 dBm

Como se comprueba en la tabla, nuestro diseño cumple ampliamente los requerimientos necesarios para poder operar en el estándar WLAN 802.11a, pudiendo trabajar en

JATO LLANO AND HERRERA GUARDADO : A SINGLE-CHIP ZERO-IF DOWN 131

cualquiera de las bandas en torno a 5 GHz que están definidas. El conjunto LNA + mezclador que hemos diseñado se

compara en la Tabla II con otros diseños similares, bien compuestos de ambos circuitos unidos o bien con solo el mezclador. TABLA II: COMPARACIÓN CON OTROS DISEÑOS DE LNA + MEZCLADOR

De la Tabla II se desprende que se consigue un alto valor de

ganancia y una figura de ruido bastante buena en comparación con el resto de resultados. Por otro lado, parece que el valor de IIP3 que se obtiene no es muy bueno, pero debemos tener en cuenta que en nuestro diseño la potencia de oscilador local que se utiliza es de -5 dBm, mientras que en el resto de los diseños presentados en la Tabla II, no se indica la potencial de OL utilizada (salvo en [7] que es de -6 dBm y en [9] que es de -3 dBm), con lo cual es difícil poder comparar el parámetro de la intermodulación ya que ésta mejorará al aumentar la potencia.

V. CONCLUSIONES En este artículo se ha presentado un chip que integra un

amplificador de bajo ruido y un mezclador para conversión directa y aplicaciones WLAN 802.11a/HiperLAN. En primer lugar se ha presentado una descripción del funcionamiento individual de cada uno de los circuitos (LNA y mezclador) demostrándose que también pueden utilizarse como circuitos independientes en cualquier receptor de conversión directa. Se ha mostrado la importancia de los modelos en RF de todos los componentes tanto activos como pasivos, así como de las líneas de transmisión, validándose dichos estudios con la presentación de simulaciones y medidas que muestran su alta correlación.

El diseño final consigue un alto nivel de integración, permitiendo dos posibles configuraciones de receptor, con el chip que incluye los dos circuitos o bien utilizando LNA y mezclador de forma individual. Los circuitos han sido diseñados para permitir su utilización tanto en la banda superior como en la banda inferior WLAN 802.11a.

En este trabajo solo se presenta el diseño del conversor (un amplificador y el mezclador) del receptor. El resto de los circuitos que lo componen como el sintetizador, filtros banda base etc… se encuentran en desarrollo y serán presentados en próximas publicaciones. Por esta razón no se han llevado a

cabo los tests generales para aplicaciones WLAN donde se miden las figuras de mérito de un receptor completo.

REFERENCIAS [1] B. Razavi, “Design considerations for direct-conversion receivers,”

IEEE Transactions on circuits and systems-II:Analog and digital signal proceessing, Vol. 44, pp. 428-435, June 1997.

[2] S. Chakraborty, S.K. Reynolds, T. Beukema, H. Ainspan and J. Laskar, “ Architectural trade-offs for SiGe BiCMOS direct conversio receiver front-ends for IEEE802.11a,” IEEE GaAs Digest 2002.

[3] S. Chakraborty, S.K. Reynolds, H. Ainspan and J. Laskar, “ Development of 5.8GHz SiGe BiCMOS direct conversion receivers,” IEEE MTT-S Digest 2003.

[4] H. Bazzi, S. Bosse, L. Delage, B. Barelaud, L. Billonnet and B. Jarry, “ Using HBT BiCMOS differential structures at microwaves in SiGe technologies,” Gallium Arsenide Applications Symposium 2002.

[5] S. Lee, C.W.Park, S.H.Kim et al., “ A 5.8 GHz mixer using SiGe HBT process, “ 33rd European Microwave Conference 2003.

[6] G. Watanabe, H. Lau and J. Schoepf, “ Integrated mixer design,” IEEE Asia-Pacific Conference, pp 171-174 , August 2000.

[7] R. Svitek, S. Raman, “A SiGe active sub-harmonic front-end for 5-6 GHz direct-conversion receiver applications,” 2003 IEEE Radio Frequency Integrated Circuits Symposium.

[8] K. Kivekäs, A. Pärsinnen et al, “Design of low-voltage active mixer for direct conversión receivers,” 2001 International Symposium on Circuits and Systems.

[9] J. R. Long, et al, “A 5.1-5.8 GHz low-power image-reject down converter in SiGe technology,” IEEE Journal of Solid-State Circuits, Vol. 35, No. 9, September 2000.

[10] A. R. Shahani, D. Shaeffer, T. H. Lee, “A 12-mW wide dynamic range CMOS front-end for a portable GPS receiver,” IEEE Journal of Solid-State Circuits, Vol. 32, No. 12, December 1997.

[11] L. Li, F. Lin and H. Chuang, “Complete RF-system analysis of direct conversion receiver (DCR) for 802.11a WLAN OFDM system,” IEEE Transactions on vehicular technology, Vol. 56, NO. 4, July 2007.

Yolanda Jato nació en Santander, Cantabria en 1977. Se graduó en Ingeniería de Telecomunicación (especialidad Radiocomunicaciones) en 2002 por la Universidad de Cantabria. En julio de 2008 recibió el título de Master en tecnologías de la información y comunicaciones en redes móviles. Actualmente realiza trabajos de investigación en el campo del diseño de circuitos MMIC’s en tecnologías SiGe y CMOS en el Dpto. de Ingeniería de Comunicaciones, donde también cursa estudios

de doctorado. Sus áreas de interés incluyen el diseño de circuitos MMIC y su integración en sistemas de comunicaciones inalámbricas de conversión directa y baja IF.

Amparo Herrera (M’06) nació en Avilés, Asturias. Se graduó por la Universidad de Cantabria, Santander, España en Ciencias Físicas en 1987 y recibió el grado de Doctora en 1995. En 1987 se unió al CIDA (Marina Española, Centro de I+D), donde estaba encargada del desarrollo de los laboratorios de RF y de la supervisión de varios proyectos españoles de I+D. En 1990 se unió a la Universidad de

Cantabria desarrollando el diseño de circuitos MMIC de RF. Durante este periodo diseñó (en 1992) varios amplificadores de potencia MMIC para PML (la actual OMMIC). Desde 1996 ha sido profesor asociado y actualmente es titular en el Departamento de Ingeniería de Comunicaciones de la Universidad de Cantabria. Sus áreas de interés incluyen el diseño de circuitos MMIC e híbridos así como su integración en los sistemas de comunicaciones.

Gain (dB)

NF (dB)

IIP3 (dBm)

LO-RF aisla. (dB)

IIP2 (dBm)

Proceso

Este

trabajo

20 5.6 -10.8 42.1 30 0.4 um SiGe:C

[7] 19 6.8 N/A 50 29 0.5 um SiGe

[8] 15 8.5 -1.5 50 33 0.35um SiGe

[9] 14 6.9 -5.9 61 N/A 0.5um SiGe [10

] 12 2.6 -14.5 N/A N/A 0.35um

CMOS

132 IEEE LATIN AMERICA TRANSACTIONS, VOL. 7, NO. 2, JUNE 2009