8t sramセルレイアウト - kobayashilab - kobayashi ... kobe university integrated silicon &...

Kobe University Integrated Silicon & Software architecture laboratory1

吉本秀輔神戸大学博士課程1年

E-mail : [email protected]

マルチビットアップセット耐性及びシングルビットアップセット耐性を備えた

8T SRAMセルレイアウト

2Kobe University Integrated Silicon & Software architecture laboratory

Outline

• 背景

• 提案8T SRAM cell layout

• ソフトエラーシミュレーション結果

• 消費電力比較結果

• まとめ


Outline

• 背景




• まとめ


閾値ばらつきの問題

• Systematic variation– Die-to-Die (Inter-die)

• Random variation– Within-Die (Intra-die)

Inter-die

Intra-die

WL

AVth


SRAMにおける閾値ばらつき

0

100

200

300

400

500

600

700

800

900

1.0E-08 1.0E-07 1.0E-06 1.0E-05 1.0E-04

Fre

qu

en

cy

Ion [A]

0

100

200

300

400

500

600

700

800

900

-0.17 -0.11 -0.04 0.02 0.09 0.15 0.22

Fre

qu

en

cy

DVth [V]

Vth variation Ion variation

CMOS 45nm process

Tr. size = minimum

CC, 25degC, VDD=0.5 V

5K Monte calro

x 4.4

x 10-2

Pass gate Tr.

Ion is largely shifted

by the variation


Y decoder

MC MC MC MC

MC MC MC MC

X d

ec

od

er

Selected

column

Unselected

column

Selected

row

Unselected

row

MC:Memory cell

BL BLN

WL

BL BLN

WL

BL/BLN

WL

VDD GND VDD VDD

Write

current

Disturb

current

0

100

200

300

400

500

600

700

800

900

1.0E-08 1.0E-07 1.0E-06 1.0E-05 1.0E-04

Fre

qu

en

cy

Ion [A]

Ion

(Pass gate)

Data hold

failure

Write

failure

低電圧動作を阻害するハーフセレクト問題

Write target cell Unselected cell


8T + 分割ワード線(Divided WL)構造

MUX

Word,Parity4

BL

WL

MUX MUX

Word4Word1 Word2 Word3

BLMUX

Parity1-4

WL

Bit interleaving

Word,Parity3Word,Parity2Word,Parity1

Divided wordline

Disturbed cellWrite target cell

PL0 PL1

ND0 ND1

NA0 NA1n0 n1

NRD

NRA

WL

RWL

BL BLN RBL

VMC

VSS

8T SRAM cell

8T cellによる読出しディスターブ排除

分割ワード線構造による書込みディスターブ排除

+

低電圧動作が可能となる


従来8T SRAMセルレイアウトにおける問題

MUX

Word,Parity4

BL

WL

DiffusionNwell Nwell

Poly

n01 n00 n10 n11

Word,Parity3Word,Parity2Word,Parity1

Conventional 8T cell layout

Divided wordline

ラッチのノードが隣接するため，ソフトエラーにより

反転しやすい

ECCによる救済が困難となる

同一ワード内のMultiple

Bit Upset（MBU）が発生しやすい

Latch-0 Latch-1


Outline

• 背景




• まとめ


提案8T SRAM cell layout -1/2-

PL0 PL1

ND0 ND1

NA0 NA1n0 n1

NRD

NRA

WL

RWL

BL BLN RBL

VMC

VSS

Proposed 8T cell layout

NwellNwell

n00 n01

NwellNwell

n10 n11


Poly

n01 n00 n10 n11

Conventional 8T cell layout8T cell

読出しポートにより，隣接するSRAMセルのラッチ部を分断出来る

1. Transistors of a latch

are PMOS-NMOS-PMOS.

2. The 8T cell alignment

pattern is slide type

(NOT symmetrically).

Read

port

Read

port


提案8T SRAM cell layout -2/2-

PL0 PL1

ND0 ND1

NA0 NA1n0 n1

NRD

NRA

WL

RWL

BL BLN RBL

VMC

VSS

Proposed 8T cell layout

NwellNwell

n00 n01

NwellNwell

n10 n11


Poly

n01 n00 n10 n11

Conventional 8T cell layout8T cell

コモンモードによるSEU耐性向上が期待出来る

NMOS is more sensitive to

SEU than PMOS (x 3.5-4.5)

The NMOSes are adjacent

in the proposed cell


Outline

• 背景




• まとめ


Soft-error simulator (TFIT)

Technology :

65nm generic CMOS

SPICE simulator :

HSPICE B-2008.09

SPICE model :

PTM 65nm CMOS

Built-in module :

Neutron-particle-induced

MBU simulation

Neutron MBU module :

Normalized at NY sea level

supported by iRoC technology


Neutron MBU simulation (従来8T)-1/3-

0

20

40

60

80

100

120

1

To

tal M

BU

FIT

Conv. 8T SRAM

@ 0.9 V

45.20% 10.40%

2.46%

20.90%

6.21% 0.59%

2 bits MBU (89.40%)

3 bits MBU (16.15%)

MBU in a same word

4 bits / 5 bits MBU

同一ワード内における，2bit以上のMBUが問題となる

MBU in the same word


0

20

40

60

80

100

120

1 2 3 4

MB

U F

IT

MBU in a same word MBU in different words

Conv. 8T

w/o ECC w/ ECC w/o ECC w/ ECC

Prop. 8T

-66.76%

-96.27%

-90.70%


Poly

n01 n00 n10 n11

NwellNwell

n00 n01

NwellNwell

n10 n11

MBU in the same word

Conv. 8T

Prop. 8T

Neutron MBU simulation @ 0.9 V -2/3-

提案レイアウトを用いることにより，ワード線方向のMBUを90.70%削減可能．結果，1bit correcting ECC

により96.27%のMBUを救済可能．


Neutron MBU simulation -3/3-

0.9V-1.3Vにおいて，MBU救済率が30%改善

-30%


3-D TCAD simulation -1/2-

N1 N0

(a)

2.1E+20

eDensity [cm3]

4.1E+16

8.2E+12

1.6E+09

3.2E+05

6.4E+01

N1 N0

(b)

2.1E+20

eDensity [cm3]

4.1E+16

8.2E+12

1.6E+09

3.2E+05

6.4E+01

Prop. 8TConv. 8T

3-D NMOS & SPICE models : PTM 65-nm CMOS

Simulator : Synopsys TCAD

Particle LET : 5.49 MeV


3-D TCAD simulation -2/2-

0.0E+00

3.0E-05

6.0E-05

9.0E-05

1.2E-04

1.5E-04

-0.8

-0.4

0

0.4

0.8

1.2

1.6

1.0E-12 1.0E-11 1.0E-10 1.0E-09

Cu

rren

t [A]

Vo

lta

ge

[V

]

Time [s]

N1 [V]

N0 [V]

N1 Disturb Current [A]

0.0E+00

3.0E-05

6.0E-05

9.0E-05

1.2E-04

1.5E-04

-0.8

-0.4

0

0.4

0.8

1.2

1.6

1.0E-12 1.0E-11 1.0E-10 1.0E-09

Cu

rren

t [A]V

olt

ag

e [V

]

Time [s]

N1 [V]

N0 [V]



(a)

(b)

SEU tolerance

is improved

Conv. 8T

Prop. 8T

Flipped

Not flippedCommon-mode effect 0.0

0.5

1.0

1.5

2.0

2.5

3.0

0.3

Conv. 8T

Prop. 8T

0.9 V

LE

Tth

[MeV

]

+66.47%


Outline

• 背景




• まとめ


最低動作電圧改善

1.0E-08

1.0E-07

1.0E-06

1.0E-05

1.0E-04

1.0E-03

1.0E-02

1.0E-01

1.0E+00

0.2 0.4 0.6 0.8 1 1.2

BE

R

VDD [V]

Prop. 8T

Conv. 6T

FS corner, Temp.=125°C

# of monte calro: 20K

0.88 V

-0.45 V

0.43 V

PL0 PL1

ND0 ND1

NA0 NA1n0 n1

WL

BL BLN

VMC

VSS

PL0 PL1

ND0 ND1

NA0 NA1n0 n1

NRD

NRA

WL

RWL

BL BLN RBL

VMC

VSS

Prop. 8T

Conv. 6T


消費電力比較結果

PL0 PL1

ND0 ND1

NA0 NA1n0 n1

WL

BL BLN

VMC

VSS

PL0 PL1

ND0 ND1

NA0 NA1n0 n1

NRD

NRA

WL

RWL

BL BLN RBL

VMC

VSS

Prop. 8T

Conv. 6T

0.00

0.02

0.04

0.06

0.08

0.10

0.12

0.14

0.16

0.18

0.20

0.2 0.4 0.6 0.8 1 1.2

Po

wer

(R/W

=50/5

0)

[W]

VDD [V]

FF corner, Temp.=125°C

Freq.=10MHz, Cap.=1Mb

-77.2%

0.43 V 0.88 V

1.0E-08

1.0E-07

1.0E-06

1.0E-05

1.0E-04

1.0E-03

1.0E-02

1.0E-01

1.0E+00

0.2 0.4 0.6 0.8 1 1.2

BE

R

VDD [V]

Prop. 8T

Conv. 6T

-77.21%


面積オーバヘッド見積もり結果

1.0

1.5

2.0

4 8 16 32 64 128

Are

a o

verh

ead

(SR

AM

macro

basis

)

The number of bits/word (B)

Prop. 8T

Conv. 8T

30Kobe University Integrated Silicon & Software architecture laboratorySELSE 2011

BL

BL

N

VS

S

VM

C

VS

S

RB

L

RWL

WL NA0

ND0PL0

PL1ND1

NA1

NRD

NRA

n00n01

2.570mm

0.5

45m

m

VS

S

VM

C

48.45% area overhead

(64 bits/word)

Prop. 8T


Outline

• 背景




• まとめ


Summary

MBU & SEU耐性を有する8T SRAM cell layoutを提案

90.70% MBU reduction

-0.45V VDDmin improvement

77.21% power reduction

分割ワード線構造の適応範囲を広げ，SRAMの低電圧・低電力化を促進出来る

プロセス・設計コストをかけずに，レイアウトの工夫のみでMBU改善が可能となる

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