6. SYNTEZA UKŁADÓW SEKWENCYJNYCH

6.1. CEL ĆWICZENIA

Układy sekwencyjne są to układy cyfrowe, których stan jest funkcją nie tylko sygnałów wejściowych, ale również „historii ukła-du”. Wynika z tego, że struktura dowolnego układu sekwencyjnego musi zawierać przynajmniej jeden elementarny moduł pamiętający, np. przerzutnik. Do najbardziej typowych układów sekwencyjnych należą liczniki i rejestry. Strukturę bardziej złożonych układów można na ogół tak rozdzielić, aby wyodrębnić w nich te dwa typy układów. Celem niniejszego ćwiczenia jest poznanie metod syntezy liczni-ków i rejestrów z wykorzystaniem elementarnych synchronicznych przerzutników scalonych, np. JK, JK-MS lub D wyzwalanych zbo-czem, oraz standardowych bramek logicznych. Ćwiczenie należy wy-konać na zestawie UNILOG-2.

6.2. PODSTAWOWE WIADOMOŚCI TEORETYCZNE

6.2.1. Liczniki synchroniczne

W licznikach synchronicznych wejścia zegarowe wszystkich przerzutników wchodzących w skład licznika są połączone razem (równolegle) i wysterowane jednym sygnałem. Wejścia informacyjne przerzutników są wysterowane poprzez układy kombinacyjne tak do-brane, aby licznik zmieniał swoje stany według określonego grafu przejść. Struktura licznika synchronicznego zbudowanego z przerzut-ników typu D została przedstawiona na rysunku 6.1. W praktyce układy kombinacyjne zazwyczaj ulegają znacznemu uproszczeniu poprzez minimalizację funkcji D0 - Dn-1 (na wejściach bloków, które je realizują, nie muszą występować wszystkie funkcje Q0 - Qn-1 ; w szczególności D0 - Dn-1 mogą być funkcjami stałymi). Projektując układ sekwencyjny należy wyznaczyć tyle funkcji logicznych funkcji wzbudzeń, ile jest wejść informacyjnych we

100

wszystkich przerzutnikach. Wynika z tego, że dla licznika pracującego według określonego grafu przejść (stanów), ale zbudowanego raz na przerzutnikach typu D, a potem ponownie na przerzutnikach JK, licz-ba minimalizowanych funkcji jest w drugim przypadku dwukrotnie większa. W odniesieniu do przerzutników JK postać tych funkcji jest najczęściej dużo prostsza.

Rys. 6.1. Ogólna struktura licznika synchronicznego

zbudowanego z przerzutników typu D

Podstawą projektowania synchronicznego układu sekwencyjnego jest graf przejść. Jego postać wynika z funkcji, jaką ma pełnić dany układ. Na rysunku 6.2a przedstawiono graf przejść licznika modulo 12, natomiast na rysunku 6.2b – graf tego samego układu, ale z uwzględnieniem założenia, że jeśli licznik znajduje się w stanach większych od 11, to przejdzie do stanu 0 i dalej będzie realizował pętlę podstawową. Realizacja projektu licznika według grafu w wersji a (rys.6.2a) będzie prostsza, ponieważ na etapie założeń projektowych nie zostało narzucone zachowanie się licznika, gdy znajdzie się on w którymś ze stanów nie wchodzących w skład pętli podstawowej. Może zaistnieć nawet taka sytuacja, że stany nie wchodzące w skład pętli podstawo-

101

wej utworzą odrębną pętlę niespójną z pętlą podstawową. Układ dzia-łający według takiego grafu można projektować jedynie mając pew-ność, że żaden ze stanów spoza pętli podstawowej nigdy nie zostanie osiągnięty. Można to uzyskać na przykład poprzez zerowanie licznika na początku pracy za pomocą wejść asynchronicznych Reset. Inną metodą jest sprawdzenie, czy zaprojektowany układ samoczynnie, ze stanów nie wchodzących w skład pętli podstawowej, będzie osiągał którykolwiek ze stanów zawartych w pętli. Jeżeli warunek ten nie zo-stanie spełniony, należy narzucić zachowanie się układu dla każdego ze stanów nie wchodzących w skład pętli podstawowej, stosując do projek-towania pełny układ grafu, na przykład jak na rysunku 6.2b.

0 1 2 3 4 5

67891011

3 4 5 6

2 1 0 11

15 14 13 12

10 9

7 8

a)

b)

Rys. 6.2. Graf przejść licznika synchronicznego modulo 12: a) bez zerowania

stanów przypadkowych, b) z zerowaniem stanów przypadkowych

Dalej przedstawiono metodę wyznaczania funkcji wzbudzeń dla poszczególnych wejść. Założono wykorzystanie przerzutników typu D, z czego wynika konieczność wyznaczenia czterech funkcji, tj. D0 - D3. W tym celu można przenieść graf do tablicy Karnaugha i posługu-jąc się tablicą wzbudzeń przerzutnika typu D (rys. 6.3a) należy okre-

102

ślić tablice Karnaugha dla wszystkich czterech wejść (rys. 6.4). Na-stępnie należy zminimalizować funkcje wejściowe. Tablice Karnau-gha dla grafu z rysunku 6.2a zostały przedstawione na rysunku 6.4. a) b)

Q(t) Q(t+1) D(t) Q(t) Q(t+1) J(t) K(t)

0 0 0 0 0 0 X 0 1 1 0 1 1 X 1 0 0 1 0 X 1 1 1 1 1 1 X 0

Rys. 6.3. Tablice wzbudzeń przerzutnika: a) typu D, b) typu JK

Rys. 6.4. Tablice Karnaugha funkcji Di dla licznika z rysunku 6.2a

103

Należy zwrócić uwagę na to, że ze stanów 12-15 nie są wypro-wadzone strzałki, natomiast w kratkach tablicy im odpowiadających znajdują się symbole X, oznaczające dowolny stan (w literaturze opi-suje się go również jako φ). Aby zwiększyć jasność, strzałki naryso-wano tylko na rysunku 6.4a; zaznaczono je w celach dydaktycznych, gdyż normalnie nie są one rysowane. Schemat połączeń układu realizującego licznik według grafu z rysunku 6.2a przedstawiono na rysunku 6.5. W celu czytelności ry-sunku nie zaznaczono na nim połączeń wyjść przerzutników z wej-ściami odpowiednich bramek, ograniczono się jedynie do ich opisu.

D0 Q0

CK

Q0S S

R

CK

D1 Q1

Q1

R D2 Q2

CK

Q2

R D3 Q3

CK

Q3S

R

Q2

Q1

Q2Q0

Q3Q2Q1

Q0

Q3

Q1

Q3

Q0

Q2Q

1Q0

Q0 Q1 Q2 Q3

S

Rys. 6.5. Schemat połączeń licznika synchronicznego realizującego graf

z rysunku 6.2a

Dla układu opisanego grafem z na rysunku 6.2b tablice Karnau-gha będą identyczne, z tym że w wierszu trzecim zamiast X należy

104

wpisać zera. Po minimalizacji otrzymujemy następujące postacie funkcji D0 - D3: D0(t)=Q0(t)[Q3(t)+Q2(t)]

( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( )D t Q t Q t Q t Q t Q t Q t Q t Q t Q t Q t Q t Q t1 3 1 0 3 1 0 2 1 0 2 1 0= + + + =

( ) ( ) ( )[ ] ( ) ( ) ( )[ ]( ) ( )[ ] ( ) ( )[ ]

= ⊕ + ⊕ =

= + ⊕

Q t Q t Q t Q t Q t Q t

Q t Q t Q t Q t

3 1 0 2 1 0

3 2 1 0

lub ( ) ( ) ( ) ( ) ( ) ( ) ( )D t Q t Q t Q t Q t Q t Q t1 1 0 1 0 3 2= + + +[ ][ ][ ]

( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( )D Q t Q t Q t Q t Q t Q t Q t Q t Q t Q t2 3 2 1 3 2 0 3 2 1 0= + +

lub ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( )D t Q t Q t Q t Q t Q t Q t Q t Q t2 3 2 1 0 2 0 2 1= + + + +[ [ ][ ][ ]

( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( )D t Q t Q t Q t Q t Q t Q t Q t Q t Q t Q t3 3 2 1 0 3 2 1 3 2 0= +[

W powyższych równaniach „t” oznacza czas, niekiedy w literaturze stosuje się oznaczenie „n” lub wielkość tę się pomija. Ten sam układ zrealizowany na przerzutnikach JK będzie wyma-gał znacznie prostszych funkcji sterujących wejściami informacyjny-mi poszczególnych przerzutników. Synteza licznika synchronicznego z wykorzystaniem przerzutników JK zostanie przedstawiona na przy-kładzie licznika pracującego według następującego grafu:

0 2 6 8 7 3

Wykorzystujemy tablicę wzbudzeń przerzutnika J-K.

Q(t) Q(t+1) J(t) K(t) 0 0 0 x 0 1 1 x 1 0 x 1 1 1 x 0

Tablica stanów oraz wzbudzeń dla omawianego układu przyjmuje następującą postać:

105

Stan licz-

Chwila t

Chwila t+1

Wartości wejść J(t) i K(t)

nika Q4 Q3 Q2 Q1 Q4 Q3 Q2 Q1 J4 K4 J3 K3 J2 K2 J1 K1

0 0 0 0 0 0 0 1 0 0 x 0 x 1 x 0 x 2 0 0 1 0 0 1 1 0 0 x 1 x x 0 0 x 6 0 1 1 0 1 0 0 0 1 x x 1 x 1 0 x 8 1 0 0 0 0 1 1 1 x 1 1 x 1 x 1 x 7 0 1 1 1 0 0 1 1 0 x x 1 x 0 x 0 3 0 0 1 1 0 1 1 0 0 x 1 x x 0 x 1

Na podstawie tablic stanów i wzbudzeń możemy dokonać mini-malizacji funkcji dla wejść J(t) i K(t) poszczególnych przerzutników. Tablice Karnaugha dla poszczególnych wejść JK można przedstawić w następującej postaci:

Q4 (t) Q3(t) Q2 (t) Q1(t) 00 01 11 10

00 0 x 0 0 01 x x 0 1 11 x x x x 10 x x x x

J4(t) = Q1(t) Q3(t)

Q4 (t) Q3(t) Q2 (t) Q1(t) 00 01 11 10

00 x x x x 01 x x x x 11 x x x x 10 1 x x x

K4 (t) = 1

Q4 (t) Q3(t) Q2 (t) Q1(t) 00 01 11 10

00 0 x 1 1 01 x x x x 11 x x x x 10 1 x x x

J3(t) = Q4 (t) + Q2 (t)

Q4 (t) Q3(t) Q2 (t) Q1(t) 00 01 11 10

106

00 x x x x 01 x x 1 1 11 x x x x 10 x x x x

K3 (t) = 1

Q4 (t) Q3(t) Q2 (t) Q1(t) 00 01 11 10

00 1 x x x 01 x x x x 11 x x x x 10 1 x x x

J2 (t) =1

Q4 (t) Q3(t) Q2 (t) Q1(t) 00 01 11 10

00 0 x 0 0 01 x x 0 1 11 x x x x 10 x x x x

K2(t) = Q1(t) Q3(t)

Q4 (t) Q3(t) Q2 (t) Q1(t) 00 01 11 10

00 0 x x 0 01 x x x 0 11 x x x x 10 1 x x x

J1(t) = Q4(t)

Q2 (t) Q1(t) Q4 (t) Q3(t) 00 01 11 10

00 x x 1 x 01 x x 0 x 11 x x x x 10 x x x x

K1(t)=Q3(t)

107

Schemat logiczny licznika został przedstawiony na rysunku 6.6 (w literaturze czasami wejście zegarowe wyróżnione jest dodatkowo strzałką).

Q

Q

J

K

Q

Q

J

K

Q

Q

J

K

Q

Q

J

K

Q4 Q3 Q2 Q1

H

CPCPCPCP

H H

Rys. 6.6. Schemat logiczny licznika synchronicznego pracującego według grafu:

itd. K86378620 →→→→→→→

Podsumowując przedstawioną syntezę, można wymienić następu-jącą kolejność czynności wykonanych przy projektowaniu układów synchronicznych: • określić liczbę niezbędnych przerzutników k na podstawie wartości

najwyższego stanu N występującego w grafie: k ≥ log 2 (N+1), • na podstawie grafu przejść i tablic wzbudzeń przerzutnika określić

tablicę Karnaugha dla każdego z wejść informacyjnych przerzutni-ków, zminimalizować funkcje,

• otrzymane funkcje logiczne zrealizować za pomocą bramek lo-gicznych.

Gdy układ posiada małą liczbę stanów, a numer najwyższego sta-nu jest duży, nie opłaca się realizować funkcji układu wprost, tj. ko-rzystać z takiej liczby przerzutników, jaka wynika z podanego powy-żej toku postępowania. Stosuje się wówczas tzw. dekodowanie sta-nów. Polega ono na zastosowaniu w układzie licznika o pojemności równej ilości różnych stanów wraz z odpowiednim konwerterem ko-du, który poszczególnym „wewnętrznym” stanom licznika przypo-rządkuje „zewnętrzne” numery stanów pojawiające się na wyjściu układu. Przykładowo na rysunku 6.7a przedstawiono graf układu syn-chronicznego posiadający dwa stany określone liczbą 0 i 9. Z przyto-czonego wcześniej równania wynika, że do realizacji układu potrzeb-ne byłyby cztery przerzutniki. Tymczasem na rysunku 6.7b pokazano prostą realizację tego układu za pomocą tylko jednego przerzutnika.

108

Szybkość pracy liczników synchronicznych jest duża. Częstotli-wość graniczną licznika wyznacza czas propagacji jednego przerzut-nika powiększony o czas propagacji sygnału przez najdłuższą ścieżkę w układzie kombinacyjnym.

0 0

a)

b)

D Q

CK

Q

Q0 Q1 Q2 Q3

a) 9

b)

Rys. 6.7. Przykład układu synchronicznego: a) graf układu, b) realizacja grafu za pomocą dekodowania stanów

6.2.2. Liczniki asynchroniczne

W licznikach asynchronicznych impulsy zliczane podawane są na jedno lub tylko niektóre z wejść zegarowych przerzutników. W ćwicze-niu analizowane są najprostsze liczniki asynchroniczne, tworzone poprzez kaskadowe połączenie tzw. dwójek liczących, czyli liczników modulo 2. Takie kaskadowo połączone przerzutniki w ilości N tworzą licznik modulo 2N, liczący do przodu lub do tyłu w zależności od spo-sobu sprzężenia poszczególnych przerzutników ze sobą.

Aby otrzymać licznik liczący do przodu dla przerzutników, któ-rych stan zmienia się podczas zbocza narastającego na wejściu zega-rowym, należy na wejście zegarowe kolejnej dwójki liczącej podać sygnał z wyjścia Q poprzedzającego przerzutnika. Dla licznika liczą-

109

cego do tyłu sytuacja będzie odwrotna - obrazuje to rysunek 6.8, który przedstawia dwa liczniki modulo 8: liczący do przodu (rys.6.8a) i liczący do tyłu (rys. 6.8b).

a)

b)

Rys. 6.8. Licznik asynchroniczny modulo 8: a) liczący do przodu (w systemie dodawania), b) liczący do tyłu (w systemie odejmowania)

Dla przerzutników, których stan zmienia się podczas zbocza opa-dającego na wejściu zegarowym (np. przerzutniki typu JK MS), two-rzenie liczników liczących w tył i w przód odbywa się według zasady odwrotnej.

W przypadku realizacji licznika modulo N, gdzie N jest różne od 2k, naturalną pętlę licznika asynchronicznego należy skrócić. Do tego celu stosuje się układ kombinacyjny wykrywający stan N, wyjście zaś tego układu podawane jest na wejścia asynchroniczne, zerujące wszystkie przerzutniki (lub tylko te, których wyjścia w stanie N są równe 1).

Licznik asynchroniczny zrealizowany w powyższy sposób ma tę wadę, że pojawia się w nim na krótki moment niedozwolony stan N.

110

Ponadto, jeśli czasy propagacji wejść zerujących poszczególnych przerzutników będą się znacznie różnić, licznik może działać niepra-widłowo. Należy stosować wówczas inne metody syntezy, które wy-kraczają jednak poza zakres niniejszego ćwiczenia.

Przykład licznika asynchronicznego modulo 9 ilustruje rysunek 6.9. Układem kombinacyjnym wykrywającym stan 9 jest bramka NAND (można również wyjście bramki NAND połączyć z wejściami RESET wszystkich przerzutników).

Rys. 6.9. Schemat licznika asynchronicznego modulo 9

6.2.3. Rejestry

Rejestry są układami służącymi do przechowywania informacji kilkubitowej. Informacja może być do rejestru wprowadzona lub z niego wyprowadzona równolegle albo szeregowo. W tym drugim przypadku mamy do czynienia z tzw. rejestrem przesuwnym, tj. ukła-dem, w którym informacja jest przemieszczana w prawo lub w lewo w takt impulsów zegarowych. Do budowy rejestrów najwygodniej jest używać przerzutników typu D, których istota działania polega na za-pamiętaniu informacji podanej na wejścia D.

Na rysunku 6.10 przedstawiono przykładowe rozwiązania reje-strów. Rysunek 6.10a obrazuje rejestr z wejściami i wejściami równo-ległymi, a rysunek 6.10b – rejestr przesuwny z możliwością równo-ległego wprowadzania informacji. Przesuwanie informacji odbywa się w takt impulsów zegarowych podawanych na wejście CK1, natomiast wejście CK2 musi być w tym czasie w stanie niskim. W czasie wyso-kiego stanu na wejściu CK2 następuje przepisanie do rejestru infor-

111

macji z wejść A, B, C, D. Jeżeli wyjście szeregowe rejestru przesuw-nego zostanie połączone z jego wejściem szeregowym, wówczas in-formacja zawarta w rejestrze będzie krążyć w takt impulsów zegaro-wych. W przypadku, gdy tylko jedno z wyjść rejestru będzie aktywne, to otrzymamy tzw. rozdzielacz, czyli układ, który uruchamia kolejno pewne obwody, każdy na czas trwania cyklu taktującego.

D Q

CK

Q

D Q

CP

Q

QA QB QDQc

We A We B We C We D

CK

D Q

CK

Q

D Q

CK

Q

D Q

CK

Q

a)

A B C D

CK2

CK1

wejścieszeregowe

QA QB QC QD

wyjścieszeregowe

Wyjścia równoległe

Wejścia równoległe

D Q

CK

QS

D Q

CK

QS

R D Q

CK

QS

R D Q

CK

QS

RR

b)

Rys. 6.10. Rejestr 4-bitowy: a) z równoległym wprowadzeniem i wyprowadze-niem informacji; b)rejestr przesuwny z możliwością równoległego wprowadzenia informacji

Rejestr przesuwny z zamkniętą pętlą, np. poprzez układ kombi-nacyjny, realizujący odpowiednio dobraną funkcję logiczną, tworzy rejestr liczący. Szczególnym przypadkiem rejestru jest licznik pier-ścieniowy zbudowany z N przerzutników, który zlicza impulsy w kodzie 1 z N; jego pojemność wynosi N. Układ taki pełni jednocze-śnie rolę rozdzielacza. Aby uniknąć konieczności ustawiania w tym układzie stanu początkowego, realizuje się tzw. liczniki pierścieniowe

112

samokorygujące, które niezależnie od tego, jaki będzie stan przerzut-ników na początku pracy licznika, samoczynnie dochodzą do cyklu roboczego, w którym krąży w liczniku pojedyncza jedynka lub zero. W celu uzyskania efektu krążenia jedynki należy zastosować w torze sprzężenia zwrotnego licznika funkcję kombinacyjną określoną wzorem:

f Q Q Q Qo N= + + + + −1 2 ... 2

gdzie N oznacza liczbę przerzutników w liczniku.

6.3. PRZEBIEG ĆWICZENIA

1. Przed przystąpieniem do ćwiczenia należy przygotować w domu projekt licznika synchronicznego pracującego według grafu podanego przez prowadzącego lub według grafu własnego. Zbudować ten zaprojektowany układ i sprawdzić jego działanie. W sprawozdaniu umieścić tablice Karnaugha, schemat ideowy układu (wraz z oznacze-niami wszystkich wejść/wyjść) oraz przebiegi czasowe. 2. Zrealizować licznik asynchroniczny modulo 8 na przerzutni-kach D oraz JK. Licznik powinien być wyposażony w dodatkowe wejście sterujące S, zmieniające kierunek zliczania. W sprawozdaniu umieścić schemat układu oraz przebiegi czasowe. 3. Zrealizować licznik asynchroniczny modulo 15. W sprawoz-daniu zamieścić schemat układu oraz przebiegi czasowe. 4. Zrealizować na przerzutnikach typu D 6-bitowy rejestr prze-suwny z zamkniętą pętlą. Do rejestru wprowadzić za pomocą wejść asynchronicznych jedynkę i zaobserwować krążenie informacji. 5. Zrealizować 4-bitowy licznik pierścieniowy (rozdzielacz): a) z krążącą jedynką, b) z krążącym zerem.

Licznik powinien po kilku taktach zegarowych wchodzić we własną pętlę pracy bez względu na stan początkowy.

W sprawozdaniu zamieścić schematy logiczne oraz przebiegi czasowe.

113

6.4. ZAGADNIENIA KONTROLNE

1. Czy dysponując dwoma dwuwejściowymi bramkami typu NAND można zrealizować układ sekwencyjny?

2. Omówić sposób projektowania liczników synchronicznych. 3. Uzasadnić od strony praktycznej, dlaczego funkcje sterujące prze-

rzutników JK są prostsze niż funkcje sterujące przerzutnikami ty-pu D, realizującymi ten sam układ.

4. Porównać liczniki synchroniczne i asynchroniczne, ich wady i za-lety.

5. Określić częstotliwość graniczną zaprojektowanego w punkcie 6.2.1 licznika (czasy propagacji układów TTL przyjąć z kata-logu).

6. Uzasadnić na podstawie analizy kolejnych stanów omówioną w punkcie 6.2.2 metodę sprzęgania przerzutników licznika asyn-chronicznego w celu otrzymania licznika zliczającego do przodu lub do tyłu.

7. Ile przerzutników należy użyć, aby uzyskać pamięć o pojemności 0,5 kB?

8. Zaprojektować schemat rejestru przesuwnego z przesuwaniem in-formacji w lewo lub w prawo w zależności od stanu dodatkowego wejścia sterującego S.

9. Zaprojektować układ wykrywający kombinację 0110. 10. Zaprojektować licznik asynchroniczny modulo 99 pracujący w

kodzie binarnym.

114

LITERATURA

1. KALISZ J. - Podstawy elektroniki cyfrowej, WKiŁ, Warszawa 1991 2. Laboratorium podstaw techniki cyfrowej, praca zbiorowa pod red. L. Wasi-

lewskiego WSM, Gdynia 1991 3. MAJEWSKI W., Układy logiczne, WN, Warszawa 1993 4. PIEŃKOS J., TURCZYŃSKI J., Układy scalone TTL w systemach cyfro-

wych. WKiŁ, Warszawa 1986 5. SASAL W., Układy scalone UCA 64 / UCY 74. Parametry i zastosowania,

WKiŁ, Warszawa 1985 6. TRACZYK W., Układy cyfrowe. Podstawy teoretyczne i metody syntezy,

WNT, Warszawa 1986

115

7. LICZNIKI I REJESTRY SCALONE

7.1. CEL ĆWICZENIA

Celem ćwiczenia jest zapoznanie się z podstawowymi rodzajami liczników i rejestrów scalonych. Ćwiczący powinien zaznajomić się z budową najczęściej stosowanych liczników i rejestrów, ich podsta-wowymi parametrami, rodzajami wejść i wyjść. W ćwiczeniu wyko-rzystuje się modułowy zestaw elementów logicznych UNILOG-2.

7.2. PODSTAWOWE WIADOMOŚCI TEORETYCZNE

7.2.1. Scalone liczniki MSI

Liczniki służą do zliczania lub podziału częstotliwości sygnału wejściowego. Są to układy sekwencyjne, których graf tworzy za-mkniętą pętlę stanów. Zależnie od sposobu podawania impulsów na wejścia zegarowe przerzutników tworzących licznik rozróżniamy liczniki: • synchroniczne, gdy wejścia zegarowe wszystkich przerzutników

połączone są równolegle, • asynchroniczne, gdy impulsy zliczane nie są podawane jednocze-

śnie na wszystkie wejścia zegarowe; w skrajnym przypadku impul-sy zliczane mogą być podawane tylko na wejście zegarowe prze-rzutnika, który reprezentuje najmniej znaczący bit kodu licznika.

W technice TTL produkowane są przede wszystkim 4-bitowe liczniki binarne. Do najczęściej stosowanych należą liczniki średniej skali integracji (ang. Medium Scale Integration), np. UCY 7490, UCY 7492, UCY 7493, UCY 74190, UCY 74192, UCY 74193. Określenie średniej skali integracji związane jest z układami scalonymi zawiera-jącymi od kilkunastu do 100 podstawowych bramek.

116

7.2.1.1. Licznik UCY 7490

Licznik UCY 7490 składa się z czterech przerzutników, które zostały połączone tak, że tworzą licznik modulo 2 oraz licznik modu-lo 5. Licznik ma bramkowe wejścia; dwa z nich R0(1), R0(2) służą do ustawiania licznika w stan zerowy, natomiast dzięki pozostałym R9(1) i R9(2) ustawia się licznik w stan będący dwójkowym przedstawie-niem liczby 9. Schemat logiczny licznika UCY 7490 pokazano na rysunku 7.1.

Rys. 7.1. Scalony licznik asynchroniczny UCY 7490 - schemat logiczny

Licznik UCY 7490 może pracować w kodzie BCD (o wagach 8, 4, 2, 1). Aby uzyskać tego rodzaju pracę, należy połączyć na zewnątrz układu wyjście QA z wejściem BWE, natomiast impulsy zliczane należy podać na wejście AWE. Wejścia R0(1), R0(2), R9(1), R9(2), jeśli nie są wykorzystywane do ustawiania licznika, należy połączyć z masą. Przebiegi sygnałów w tym układzie przedstawiono na rysunku 7.2. Licznik UCY 7490 może również zliczać impulsy w kodzie o wagach 5, 4, 2, 1. Pracę w tym kodzie uzyskuje się poprzez podanie impulsów zegarowych na wejście BWE , przy zewnętrznym połączeniu QD z AWE.

117

Przebiegi czasowe licznika pracującego w kodzie 5421 pokazano na rysunku 7.3

0 1 2 3 4 5 6 7 8 9 0 1 2 3 4

CP

Q (1)

Q (2)

Q (4)

Q (8)

A

B

C

D

Rys. 7.2. Przebiegi czasowe licznika UCY 7490 pracującego w kodzie 8421

0 1 2 3 4 5 6 7 8 9 0 1 2 3 4

CP

Q (1)

Q (2)

Q (4)

Q (5)A

B

C

D

Rys. 7.3. Przebiegi czasowe licznika UCY 7490 pracującego w kodzie 5421

7.2.1.2. Licznik UCY 7492 Licznik UCY 7492 zawiera cztery przerzutniki JK Master-Slave połączone w taki sposób, że jeden tworzy licznik modulo 2, a pozosta-łe trzy tworzą licznik modulo 6. Oba liczniki mogą pracować nieza-leżnie lub mogą być połączone tworząc licznik modulo 12. Wszystkie przerzutniki licznika mają wspólne zerowanie, które zrealizowane jest za pomocą dwuwejściowej bramki NAND. Schemat logiczny licznika UCY 7492 przedstawiono na rysunku 7.4.

118

Rys. 7.4. Scalony licznik asynchroniczny UCY 7492 - schemat logiczny

7.2.1.3. Licznik UCY 7493

Licznik UCY 7493 (schemat logiczny - rys.7.5) zawiera cztery przerzutniki JK-MS, które zostały połączone w ten sposób, że jeden z nich tworzy licznik modulo 2, natomiast trzy pozostałe tworzą licznik modulo 8. Przerzutniki te mogą również pracować jako licznik modu-lo 16. W tym celu należy na wejście AWE podać impulsy zegarowe oraz połączyć zewnętrznie QA z BWE. Układ UCY 7493 posiada rów-nież bramkowe wejście zerujące R R R= ⋅0 1 0 2( ) ( ) . Przebiegi czasowe licznika modulo 16 wykorzystującego układ UCY 7493 pokazano na rysunku 7.6. Liczniki asynchroniczne UCY 7490, UCY 7492, UCY 7493 mo-gą pracować jako liczniki o skróconym cyklu w stosunku do pojemno-ści maksymalnej. Skrócenie cyklu pracy uzyskuje się poprzez deko-dowanie stanu przerzutników, odpowiadającego wymaganej pojemno-ści stanu licznika, i wykorzystywanie wytworzonego w ten sposób

119

sygnału do zerowania licznika. Przykładowe schematy liczników o skróconej pojemności przedstawiono na rysunkach 7.7, 7.8 i 7.9.

Rys. 7.5. Scalony licznik asynchroniczny UCY 7493 – schemat logiczny

0 1 2 3 4 5 6 7 8 9

CP

Q (1)

Q (2)

Q (4)

Q (8)

A

B

C

D10 11 12 13 14 15 0

Rys. 7.6. Przebiegi czasowe licznika modulo 16 zbudowanego z wykorzystaniem układu UCY 7493

120

Rys. 7.7. Licznik modulo 10 zbudowany z wykorzystaniem układu UCY 7493

Rys. 7.8. Licznik modulo 11 zbudowany z wykorzystaniem układu UCY 7493

Rys. 7.9. Licznik modulo 8 zbudowany z licznika UCY 7490

Liczniki UCY 7490, UCY 7492 i UCY 7493 można łączyć ze sobą tworząc liczniki o większej pojemności. Schemat licznika o po-jemności 926 (modulo 926), pracującego w kodzie BCD (8421), zo-stał przedstawiony na rysunku 7.10.

121

7490 BWE

AWE

R9(1) R9(2)R0(1) R0(2)

QA QB QC QD

impulsyzliczane

10 10 100 1 2

7490 BWE

AWE

R9(1) R9(2)R0(1) R0(2)

QA QB QC QD

7490 BWE

AWE

R9(1) R9(2)R0(1) R0(2)

QA QB QC QD

Rys. 7.10. Licznik modulo 926

7.2.1.4. Licznik UCY 74193

Układ UCY 74193 jest dwójkowym licznikiem rewersyjnym, który składa się z czterech przerzutników, w związku z czym maksy-malna jego pojemność wynosi 16. Licznik UCY 74193 posiada nastę-pujące wejścia/wyjścia: • wejścia równoległe A, B, C, D do wprowadzania informacji, • wejście WR sterujące równoległym wpisywaniem informacji (LO-

AD), • wejście C+ dla impulsów zegarowych, gdy licznik zlicza w syste-

mie dodawania (COUNT UP), • wejście C- dla impulsów zegarowych, gdy licznik zlicza w syste-

mie odejmowania (COUNT DOWN), • wejście zerujące przerzutniki R (RESET), • wyjścia równoległe QA , QB , QC , QD, • wyjście przeniesienia P+ (CARRY), • wyjście pożyczki P- (BORROW).

Do podstawowych parametrów dynamicznych układu UCY 74193 zaliczamy czasy propagacji poszczególnych sygnałów. Zmiana stanu wyjść pod wpływem sygnału podanego na wejście zerujące R następuje po czasie tpHL = 40 ns (wymagany minimalny czas trwania impulsu na wyjściu R wynosi 20 ns). Zmiany stanu wyjść pod wpły-wem zmiany stanu wejścia wpisującego WR występują po czasie tpHL = 40 lub 35 ns (minimalny czas trwania impulsu na wejściu WR

122

wynosi również 20 ns). Zmiany stanu wyjść pod wpływem wejść ze-garowych C+, C- obserwuje się po czasie tpHL = 47 lub 38 ns. Działanie układu UCY 74193 zostało opisane w tabeli 7.1.

Tabela 7.1 Rodzaje pracy licznika UCY 74193

C+ C– WR Funkcje układu

0 impulsy

1

0 1

impulsy

0 1 1

wprowadzenie równoległe informacji zliczanie do przodu (w systemie dodawania) zliczanie do tyłu (w systemie odejmowania)

Licznik UCY 74193 można również wykorzystać do budowy liczników o pojemności mniejszej niż 16. W tym celu należy np. ustawić wszystkie przerzutniki w stan początkowy 0000 i przygoto-wać licznik do pracy w systemie dodawania (impulsy zliczane poda-jemy na wejście C+). Następnie należy zdekodować liczbę N określa-jącą pojemność (współczynnik podziału); stan ten powinien wyzero-wać licznik. Po wyzerowaniu licznika cykl pracy powtarza się, na wyjściu licznika uzyskuje się liczby z zakresu od 0 do N-1, które przedstawione są w kodzie binarnym naturalnym. Jest to tym samym dzielnik częstotliwości o współczynniku podziału N. Na rysunku 7.11 przedstawiono zrealizowany tą metodą licznik modulo 12.

74193 WR A B C D R

P+

C+

C-

QA QB QC QDimpulsyzliczane

,,1"

ustawienie stanupoczątkowego 0000

20ns

fN

=f

12

Rys. 7.11. Układ UCY 74193 jako licznik modulo 12

Inna metoda uzyskania współczynnika podziału częstotliwości wynoszącego 16-N polega na wprowadzeniu równoległym na wejścia A, B, C, D liczby N przedstawionej w kodzie binarnym naturalnym.

123

Liczba ta jest wpisywana do licznika za pomocą impulsów przeniesie-nia P+, które pojawiają się z częstotliwością f/(16-N). Na wyjściu licz-nika uzyskuje się liczby przedstawione w kodzie binarnym natural-nym z zakresu od N do 15 (pojemność licznika wynosi 16-N). Rysu-nek 7.12 pokazuje licznik modulo 10 wyróżniający stany od 6 do 15. Dzielnik częstotliwości f/N można również uzyskać z licznika zliczającego do tyłu. W tym celu na wejścia równoległe A, B, C, D należy podać liczbę N-1, która wpisywana jest do licznika za pomocą impulsów P– . Na tym wyjściu impulsy pojawiają się z częstotliwością f/N. Na rysunku 7.13 przedstawiono przykładowo licznik modulo 13.

74193 WR A B C D R

P+

C+

C-

QA QB QC QDf

,,1"

0 1 1 0

impulsyzliczane ff

1016-N=

20ns(min)

Rys. 7.12. Układ UCY 74193 jako licznik modulo 10

74193 WR A B C D R

P-

C+

C-

A B C D

0 0 1 1

zerowanie

20ns(min)

impulsyzliczane f

,,1"f f

N 13=

Q Q Q Q

Rys. 7.13. Układ UCY 74193 jako licznik modulo 13 zliczający do tyłu

124

Licznik UCY 74193 można łączyć kaskadowo, uzyskuje się w ten sposób zwiększenie pojemności. Przykładowe rozwiązania liczni-ków zliczających modulo 58 i modulo 45 pokazano na rysunkach 7.14 i 7.15.

74193R

P+ C+

C-

QA QB QC QDimpulsyzliczane

,,1"

74193 R

C+

C-

QA QB QC QD

,,1"

f

58

20 21 22 23 24 25 26 27

Rys. 7.14. Licznik modulo 58

74193WR A B C D R

P+

C+

C-

QA QB QC QD

74193WR A B C D R

P+

C+

C-

QA QB QC QD

,,1"

impulsyzliczane

f

,,1"

1 1 0 1 1 1 1 0

f45

20 21 22 23 24 25 26 27

Rys. 7.15. Licznik modulo 45

7.2.1.5. Układ UCY 74192

Układ UCY 74192 zawiera rewersyjny licznik synchroniczny modulo 10 liczący w kodzie BCD (8421). Dekada UCY 74192 ma następujące wejścia/wyjścia: • wejścia równoległe A, B, C, D, • wejście C+ dla impulsów zegarowych, gdy licznik zlicza do

przodu, • wejście C– dla impulsów zegarowych, gdy licznik zlicza do tyłu, • wejście zerujące R,

125

• wejście równoległe sterujące wpisywaniem równoległym informa-cji WR,

• wyjścia równoległe QA , QB , QC , QD, • wyjście przeniesienia P+, • wyjście pożyczki P–.

Działanie układu UCY 74192 można opisać za pomocą tabeli 7.2.

Tabela 7.2

Rodzaje pracy licznika UCY 74192

C+ C– WR Funkcje układu 0

impulsy

1

0

1

impulsy

0

1

1

wprowadzenie równoległe informacji

zliczanie do przodu

zliczanie do tyłu

Czasy propagacji sygnałów z wejść R, WR, C+, C- na wyjścia układu UCY 74192 są takie same jak dla układu UCY 74193. W przypadku kaskadowego łączenia liczników sygnały przeniesienia P+ i pożyczki P- przechodzące przez bramki podlegają opóźnieniu, w związku z czym czasy propagacji wynoszą odpowiednio: dla P+ - tpLH = 26 ns, tpHL = 24 ns, dla P- - tpLH = 24 ns, tpHL = 24 ns.

7.2.1.6. Licznik UCY 74191

Układ UCY 74191 zawiera dwójkowy rewersyjny licznik syn-chroniczny modulo 16 zbudowany z przerzutników JK. Licznik UCY 74191 ma następujące wejścia/wyjścia: • wejścia równoległe A, B, C, D, • wejście zegarowe CP (oznaczone również jako C), • wejście D/U (DOWN/UP), które umożliwia zmianę kierunku li-

czenia; przy stanie 0 na tym wejściu następuje zliczanie do przodu, natomiast przy stanie 1 – zliczanie do tyłu, przy czym zmiana stanu na wejściu D/U może nastąpić wówczas, gdy na wejściu CP jest stan logiczny 1,

126

• wejście G (ENABLE), służące do kontroli liczenia; zliczanie im-pulsów zegarowych następuje wówczas, gdy G ma stan logiczny 0,

• wejście WR (LOAD), które steruje wpisywaniem równoległym informacji; wprowadzanie informacji z wejść A, B, C, D na wyj-ścia licznika QA , QB , QC , QD następuje wówczas, gdy WR = 0,

• wyjścia równoległe licznika QA , QB , QC , QD, • wyjście M (MAX/MIN OUTPUT), na którym pojawia się dodatni

impuls o szerokości równej jednemu okresowi zegarowemu w momencie, gdy licznik przepełnia się lub nie dopełnia,

• wyjście RC (RIPPLE CLOCK), na którym pojawia się ujemny impuls, gdy licznik przepełnia się lub nie dopełnia oraz gdy na wejściu zegarowym jest stan logiczny 0.

Układ UCY 74191 umożliwia tworzenie liczników o pojemności mniejszej od 16 (metoda skracania cyklu pracy jest podobna do metod omawianych dla licznika UCY 74193). Istnieje również możliwość tworzenia liczników wielobitowych, asynchronicznych, synchronicz-nych z przeniesieniami szeregowymi oraz równoległymi. Przykład konstrukcji licznika asynchronicznego o pojemności 256 przedstawio-no na rysunku 7.16.

74191 WR G

CP

D/U

R C

74191 WR G

CP

D/U

R C

tryb pracy (liczenia)do przodu do tyłu

impulsy zliczane

f we f wy

pracastop

,,1"

Rys. 7.16. Licznik asynchroniczny modulo 256

Zagadnienia związane z układem UCY 74191 można również odnieść do synchronicznego licznika dziesiętnego UCY 74190, który posiada jedynie inny segment logiczny oraz inny kod na wyjściach. Liczniki UCY 74160 i UCY 74162 są asynchronicznymi deka-dami pracującymi w kodzie BCD (8421). Licznik UCY 74160 ma zerowanie asynchroniczne, a licznik UCY 74162 – synchroniczne.

127

Natomiast układy UCY 74161 i UCY 74163 są 4-bitowymi synchro-nicznymi licznikami dwójkowymi zliczającymi do przodu. Licznik UCY 74161 posiada zerowanie asynchroniczne, a UCY 74163 – syn-chroniczne. Omawiane liczniki mają następujące wejścia/wyjścia: • wejścia równoległe A, B, C, D, • wyjścia równoległe QA ,QB, QC ,QD, • wejście zerujące R, • wejście zegarowe CP, • wejście T bramkujące przeniesienie, • wejście P bramkujące zliczanie, • wyjście przeniesienia Y.

7.2.2. Scalone rejestry MSI

Rejestry służą do przechowywania informacji kilkubitowej. W zależności od sposobu wprowadzania i wyprowadzania informacji rejestry dzielimy na: • szeregowe, umożliwiające szeregowe wprowadzanie i wyprowa-

dzanie informacji, • równolegle, umożliwiające równoległe wprowadzanie i wyprowa-

dzanie informacji, • szeregowo-równoległe, umożliwiające szeregowe wprowadzanie i

równoległe wyprowadzanie informacji, • równoległo-szeregowe, umożliwiające równoległe wprowadzanie i

szeregowe wyprowadzanie informacji.

Rejestry szeregowe stwarzają możliwość przesyłania informacji w prawo albo w lewo (rejestry jednokierunkowe) lub też zarówno w prawo, jak i w lewo (rejestry rewersyjne).

7.2.2.1. Rejestr UCY 7475

Układ UCY 7475 zawiera cztery przerzutniki synchroniczne typu D, przy czym przerzutnik pierwszy z drugim i trzeci z czwartym mają

128

wspólne wejścia zegarowe. Przez zewnętrzne połączenie wszystkich wejść zegarowych uzyskuje się z układu rejestr równoległy. Poprzez dodatkowe zewnętrzne połączenie wyjść kolejnych przerzutników z wejściami D przerzutników następnych otrzymuje się rejestr szeregowy. Schemat logiczny układu UCY 7475 przedstawiono na rysunku 7.17.

D Q

CP

Q

(2) (16) (3) (15) (10) (6) (7) (9)

UccGND

(8)(11)(14)

E3-4

E1-2

512

(1)

D Q

CP

Q

D Q

CP

Q

D Q

CP

Q

(13)

(4)

Rys. 7.17. Schemat logiczny rejestru UCY 7475

7.2.2.2. Rejestr UCY 7495

Układ UCY 7495 jest rejestrem przesuwającym, zbudowanym z przerzutników RS-MS, umożliwiającym równoległe wprowadzanie informacji. Rejestr ten ma następujące wejścia/wyjścia: • wejścia równoległe A, B, C, D, • wyjścia równoległe QA, QB, QC, QD, • wejście szeregowe SI (SERIAL INPUT), służące do szeregowego

wprowadzania informacji, • wejście sterujące przesuwaniem i wprowadzaniem równoległym

informacji do rejestru MC (MODE CONTROL), • wejście zegarowe C1, taktujące przesuwanie informacji w prawo (R

SHIFT), • wejście zegarowe C2, służące do równoległego wprowadzania in-

formacji oraz do taktowania przesuwania informacji w lewo (L SHIFT).

Układ UCY 7495 może pełnić funkcję rejestru przesuwającego w prawo, w lewo oraz buforu; funkcje te przedstawiono w tabeli 7.3. Przykładem zastosowania rejestru UCY 7495 jest układ zamiany postaci szeregowej informacji na równoległą. Na rysunku 7.18 przed-stawiono 4-bitową wersję tego układu. Przesyłanie szeregowe polega

129

na przekazywaniu informacji bit po bicie za pomocą jednego przewo-du, natomiast przesyłanie równoległe – na jednoczesnym przekazy-waniu wszystkich bitów informacji (liczba przewodów jest równa liczbie bitów). Przed rozpoczęciem wprowadzania informacji do ukła-du przedstawionego na rysunku 7.18 należy na wejście „ustawienie stanu początkowego” podać impuls jedynkowy. Wówczas przerzutnik A układu zostanie ustawiony w stan odpowiadający jedynce logicznej, natomiast wszystkie pozostałe przerzutniki zostaną wyzerowane. Na-stępnie, podając impulsy prostokątne na wejście „przesuwanie”, wprowadza się do rejestru informację szeregową podawaną na wejście SI rejestru. Po czterech impulsach przesuwających informacja szere-gowa zostanie wprowadzona do rejestru, wówczas też przerzutnik JK zostaje ustawiony w stan odpowiadający jedynce logicznej. Poziom wysoki na wyjściu Q tego przerzutnika sygnalizuje więc zakończenie konwersji.

Tabela 7.3 Rodzaje pracy rejestru UCY 7495

Warunki Funkcje Połączenia

zewnętrzne Stan wejścia

sterującego MC Informacja wejściowa

Zegar

przesuwanie w prawo 0 SI C1 wprowadzanie równo-ległe informacji

1 wejścia A, B, C, D

C2

przesuwanie w lewo

QD z C QC z B QB z A

1 wejście D C2

130

7495 MC

Q A QB QC QD

SI

C 1 C 2 A B C D

informacja

ustawianie stanupoczątkowego

przesuwanie

wprowadzonaszeregowo

5V

5V

zakończeniekonwersji

QE232220 21

J Q

CP

K QR

S

7476

Rys. 7.18. Układ do zmiany postaci szeregowej informacji na równo-ległą

7.3. PRZEBIEG ĆWICZENIA

1. Zapoznać się z budową i zasadą działania układu UCY 7490. Połączyć układ tak, aby pracował w kodzie 8421 i 5421. Narysować przebiegi czasowe. Określić dokładnie rolę wejść R0(1), R0(2), R9(1), R9(2).

2. Zapoznać się z budową i zasadą działania układu UCY 7492. Narysować przebiegi czasowe licznika modulo 12.

Uwaga w programie EWB 5.12 oraz Multisim 2001 układ UCY 7492 został źle zaprojektowany 3. Zapoznać się z budową i zasadą działania układu UCY 7493.

Na podstawie tego układu zbudować licznik modulo 16, 10, 13. Nary-sować przebiegi czasowe.

4. Zapoznać się z budową i zasadą działania układów UCY 74193, UCY 74192, UCY 74191. Określić rolę wszystkich wejść oraz wyjść. Wykorzystując te układy zbudować licznik modulo N zliczają-cy do przodu oraz do tyłu (liczbę N poda prowadzący zajęcia lub na-leży ją określić samodzielnie). Narysować przebiegi czasowe.

131

5. Zbudować licznik zliczający od N1 do N2 (liczby N1, N2 poda prowadzący zajęcia lub należy ją określić samodzielnie).

6. Zapoznać się z budową i zasadą działania układów UCY 7475, UCY 7495.

7. Sprawdzić działanie układu konwersji informacji szeregowej na równoległą dla liczb 0000, 1111, 1100, 0011, 0101, 1010. Wyja-śnić szczegółowo działanie układu. Przedstawić wykresy czasowe.

8. Zbudować układ służący do zmiany czterobitowej informacji równoległej na szeregową (projekt wraz z oznaczeniami końcówek należy przygotować w domu przed przystąpieniem do ćwiczenia). Wyjaśnić szczegółowo działanie układu. Przedstawić wykresy czasowe.

Sprawozdanie powinno zawierać: a) krótkie omówienie przebiegu ćwiczenia laboratoryjnego (opis ba-

danych układów, schematy zaprojektowanych liczników oraz reje-strów, przebiegi czasowe, wnioski).

b) przykłady zastosowania liczników scalonych oraz rejestrów, c) opracowanie zagadnień podanych przez prowadzącego.

7.4. ZAGADNIENIA KONTROLNE

1. Omówić krótko budowę i zasadę działania rejestrów UCY 74164, UCY 74165, UCY 74194, UCY 74198, UCY 74174.

2. Podać przykłady zastosowań liczników. 3. Podać przykład rozwiązania układu wprowadzania informacji ze

wspólnej szyny do rejestrów równoległych (omówić działanie układu, narysować przebiegi czasowe).

4. Zaprojektować licznik pierścieniowy z „krążącym” stanem zero. 5. Przedstawić i omówić licznik pierścieniowy z możliwością elimi-

nowania błędnych stanów układu. 6. Zaprojektować licznik modulo N zliczający w kodzie Johnsona.

132

7. Omówić rejestry liniowe. 8. Zaprojektować układ generujący ciąg binarny (wykorzystać rejestr

przesuwający): a) -101011001000111- b) -100010011010111- c) -011101100101000- 9. Omówić rejestry liniowe jako dzielniki częstotliwości. 10. Omówić rejestry liczące. 11. Omówić liczniki programowalne. 12. Zaprojektować generator określonej liczby impulsów prostokąt-

nych. 13. Zbudować licznik, na którego wyjściach uzyskuje się liczby:

...itd. 0 1 2 3 14 15 14 13 0 1 2→ → → → → → → → → → → →... ...

14. Podać przykłady wykorzystania liczników UCY 74160, UCY 74161, UCY 74162 i UCY 74163.

133

LITERATURA

1. KALISZ J., Podstawy elektroniki cyfrowej, WKiŁ, Warszawa 1991 2. MAJEWSKI W., Układy logiczne, WN, Warszawa 1993 3. PIEŃKOS J., TURCZYŃSKI J., Układy scalone TTL w systemach cyfro-

wych, WKiŁ, Warszawa 1986 4. SASAL W., Układy scalone UCA 64 / UCY 74. Parametry i zastosowania,

WKiŁ, Warszawa 1985 5. TRACZYK W., Układy cyfrowe. Podstawy teoretyczne i metody syntezy,

WNT, Warszawa 1986

134