5.デュアルdimm ddr2およびddr3 sdramのボード・デザイ …5‒2...

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EMI_DG_005-2.0

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外部メモリ・インタフェース・ハンドブックVolume 2：デザイン・ガイドライン2012 年 5月

5? 2012?EMI_DG_005-2.0

5. デュアル DIMM DDR2 および DDR3SDRAM のボード・デザインのガイド

ライン

この章では、デュアル・バッファなし DIMM (UDIMM) DDR2 および DDR3 SDRAM インタフェースの実装のガイドラインについて説明します。この章では、デュアル DIMM構成を次の条件で使用して、データ信号のシグナル・インテグリティに対する影響

を説明します。

■ 1 スロット実装対 2 スロット実装

■ DIMM を 1 個使用する場合のスロット 1 実装対スロット 2 実装

■ 75 Ω の On-Die Termination (ODT) 設定対 150 Ω の ODT 設定

f シングル DIMM DDR2 SDRAM インタフェースについて詳しくは、「DDR2 および DDR3 SDRAM のボード・デザイン・ガイドライン」の章を参照してください。

DDR2 SDRAMこの項では、最大 400 MHz および 800 Mbps のデータ・レートで動作するデュアル・スロット・バッファなし DDR2 SDRAM インタフェースの実装のガイドラインについて説明します。図 5–1 に、DDR2 SDRAM コンポーネントの ODT 機能を使用したデュアル DIMM インタフェース構成の標準的な DQS、DQ、および DM 信号トポロジーを示します。

図5‒1. デュアル DIMM DDR2 SDRAM インタフェース構成 (1)

図 5‒1 の注：(1) 回線の FPGA の最後にある並列終端抵抗 RT = 54 Ω to VTT は、ダイナミックな On-Chip Termination（OCT）をサポートするデバイス

にはオプションです。

Board Trace

Boa

rd T

race

VTT

RT = 54Ω

Board Trace

Slot 1 Slot 2

DDR2 SDRAMDIMMs

(Receiver)

FPGA(Driver)

, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are Trademark Office and in other countries. All other words and logos identified as trademarks or service marks .com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications o make changes to any products and services at any time without notice. Altera assumes no responsibility or ct, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised

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5‒2 第 5章：デュアル DIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドラインDDR2 SDRAM

この項のシミュレーションでは、Stratix® II デバイス・ベース・ボードを使用します。 FPGA デバイス・ファミリの制限のため、シミュレーションは 266 MHz および 533 Mbps に制限されます。そのため、実際のハードウェアの結果にその比較を直接行うことができます。

Stratix II High Speed ボードデュアル DIMM DDR2 SDRAM インタフェースを理解するために、1 個の Stratix II FPGAと 2 個のバッファなし 267 MHz DDR2 SDRAM バッファなし UDIMM との間をインタフェースする次の解析機能を使用して、シミュレーションと測定セットアップを評

価しました。この DDR2 SDRAM インタフェースは、Stratix II High Speed High Densityボードを使って構築されます（図 5–2）。

f Stratix II High-Speed High-Density ボードに関しての詳しい情報につきましては、販売代理店にご連絡下さい。

Stratix II High-Speed ボードでは、 Stratix II 2S90F1508 デバイスを使用します。DQS、DQ、および DM 信号の場合、このボードは、DDR2 SDRAM DIMM の近くに並列終端抵抗を外付けせずに、DDR2 SDRAM コンポーネントの ODT 機能を利用するようにデザインされます。 Stratix II FPGA デバイスにはダイナミック OCT がないため、回線のFPGA の最後には、外付けの並列終端抵抗を使用します。

ダイナミック OCT をサポートする Stratix III および Stratix IV デバイスは、FPGA の最後の並列終端を必要としません。したがって、このディスクリート並列終端はオプ

ションです。

図5‒2. デュアル DIMM DDR2 SDRAM インタフェース付きの Stratix II High-Speed ボード

外部メモリ・インタフェース・ハンドブック 2012 年 5月 Altera CorporationVolume 2：デザイン・ガイドライン

第 5 章：デュアルDIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドライン 5‒3DDR2 SDRAM

DDR2 SDRAM DIMM は、各データ・ストローブとデータ・ラインに 22 Ω の外部直列終端抵抗を備えているため、すべての測定とシミュレーションではこれらの直列終

端抵抗の影響を考慮に入れる必要があります。

Stratix II High Speed High Density ボードで実行したベンチ測定の相関をとるために、HyperLynx LineSim ソフトウェアでアルテラおよびメモリ・ベンダからの IBIS モデルを使用して、シミュレーションを行います。図 5–3 に、シミュレーションに使用される HyperLynx でのシミュレーション・セットアップの例を示します。

ODT コントロールの概要ボード上に DIMM が 1 個しか存在しない場合は、ODT コントロールは比較的簡単です。メモリ書き込み時にメモリの ODT 機能がオンになり、メモリ読み出し時にメモリの ODT 機能がオフになります。しかし、ボード上に複数個の DIMM が存在する場合には、ODT コントロールは複雑になります。

システム上にデュアル DIMM インタフェースがある場合、コントローラには読み書き時のメモリ ODT のオン / オフについて様々なオプションがあります。表 5–1 に、メモリ書き込み時の DDR2 SDRAM ODT コントロールの一覧を示します；表 5–2 に、メモリからの読み出し時に示します。これらの DDR2 SDRAM ODT コントロールは、Samsung Electronics 社が推奨するものです。 JEDEC DDR2 仕様は、RTT( 標準 ) = 50 Ω のオプション・サポートを含むように更新されました。

図5‒3. デュアル DIMM DDR2 SDRAM インタフェース付きの Stratix II High Speed High Density をシミュレーションするための HyperLynx セットアップ

2012 年 5月 Altera Corporation 外部メモリ・インタフェース・ハンドブックVolume 2：デザイン・ガイドライン


f Samsung 社が推奨する DDR2 SDRAM ODT コントロールについて詳しくは、「Samsung DDR2 Application Note: ODT (On Die Termination) Control」を参照してください。

High Speed High Density ボード上の Stratix II デバイスの近くのすべてのデータ・ストローブ・ラインとデータ・ラインには、54 Ω の外部並列終端抵抗が接続されます。伝送線の特性インピーダンスは 54 Ω 用にデザインされますが、製造プロセス変動を考慮すると、レシーバ終端でアンダー・ターミネーションにすることが推奨されま

す。このため、FPGA 側での終端抵抗として 54 Ω を使用します。

表5‒1. DDR2 SDRAM ODT コントロール̶書き込み (1)

スロット 1 (2)

スロット 2 (2)

書き込み先

FPGAスロット 1 のモジュールスロット 2 のモジュール

ランク 1 ランク 2 ランク 3 ランク 4

DR DRSlot 1 直列 50 Ω 無限大無限大 75 または 50 Ω 無限大Slot 2 直列 50 Ω 75 または 50 Ω 無限大無限大無限大

SR SRSlot 1 直列 50 Ω 無限大未実装 75 または 50 Ω 未実装Slot 2 直列 50 Ω 75 または 50 Ω 未実装無限大未実装

DR Empty Slot 1 直列 50 Ω 150 Ω 無限大未実装未実装Empty DR Slot 2 直列 50 Ω 未実装未実装 150 Ω 無限大SR Empty Slot 1 直列 50 Ω 150 Ω 未実装未実装未実装Empty SR Slot 2 直列 50 Ω 未実装未実装 150 Ω 未実装

表5‒1の注：(1) 400 MHz および 533 Mbps での DDR2 = 75 Ω；667 MHz および 800 Mbps での DDR2 = 50 Ω。(2) SR = 単一ランク；DR = デュアル・ランク。

表5‒2. DDR2 SDRAM ODT コントロール̶読み出し (1)

スロット1 (2)

スロット 2 (2) 読み出し元 FPGA

スロット 1 のモジュールスロット 2 のモジュール

ランク 1 ランク 2 ランク 3 ランク 4

DR DRスロット 1 並列 50 Ω 無限大無限大 75 または 50 Ω 無限大

スロット 2 並列 50 Ω 75 または 50 Ω 無限大無限大無限大

SR SRスロット 1 並列 50 Ω 無限大未実装 75 または 50 Ω 未実装

スロット 2 並列 50 Ω 75 または 50 Ω 未実装無限大未実装DR Empty スロット 1 並列 50 Ω 無限大無限大未実装未実装Empty DR スロット 2 並列 50 Ω 未実装未実装無限大無限大SR Empty スロット 1 並列 50 Ω 無限大未実装未実装未実装Empty SR スロット 2 並列 50 Ω 未実装未実装無限大未実装

表5‒1の注：(1) 400 MHz および 533 Mbps での DDR2 = 75 Ω；667 MHz および 800 Mbps での DDR2 = 50 Ω(2) SR = 単一ランク；DR = デュアル・ランク



DIMMの構成デュアル DIMM メモリ・システムでは両メモリ・スロットに実装するのが一般的ですが、1 スロットだけに実装する場合もあります。例えば、初期段階では一定量のメモリを実装し、アプリケーションが複雑になった段階で、2 つ目のメモリ・スロットに実装することにより、システムの再デザインなしに容易にアップグレードできる

ようにデザインするシステムもあります。次の項では、デュアル DIMM システムの 1スロットだけに実装した場合と、デュアル DIMM システムの両スロットに実装した場合について説明します。表 5–1 示すメモリ・ベンダが推奨する ODT コントロール、およびその他の可能な ODT 設定が FPGA システムにとって有効か否かを評価します。

スロット 1にのみ実装したデュアルDIMMメモリ・インタフェースこの項では、スロット 1 に実装し、スロット 2 は未実装にしたデュアル DIMM メモリ・インタフェースについて説明します。この項では、未実装 DIMM スロットによる信号品質への影響を調べ、シングル DIMM メモリ・インタフェースと比較します。

FPGA によるメモリへの書き込みDDR2 SDRAM の ODT 機能には、150 Ω と 75 Ω の 2 つの設定があります。表 5–1 では、1 スロットのみ実装のデュアル DIMM 構成に対する推奨 ODT 設定は 150 Ω になります。

1 333MHz/667Mbps以上で動作するDDR2 SDRAMデバイスでは、この他に50 Ω設定のODT機能をサポートしています。

f DDR2 SDRAM デバイスの ODT 設定について詳しくは、それぞれのメモリ製品を参照してください。

150Ωの ODT設定を使ったメモリ書き込み図 5–4 に、ダブル並列終端方法（Class II）を示します。この方法では、FPGA 側で25 Ω の OCT ドライブ強度を設定して、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗と組み合わせてメモリ上の ODT を使用します。

図5‒4. メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM 上の ODT を使用するダブル並列終端方法（Class II）

Driver

FPGA

VREF = 0.9V

Receiver

DDR2 DIMM

25Ω

300Ω/150Ω

300Ω/150Ω

RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

ReceiverReceiver

VREF

Driver



図 5–5 に、HyperLynx シミュレーションとダブル並列終端を行ったメモリ上の信号のボード測定値を示します。この終端方式では、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてメモリ上の 150 Ω の ODT 設定を使っています。さらに、FPGA 側で 25 Ω の OCT ドライブ強度を設定しています。

表 5–3 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめます。メモリ・インタフェースは、シングル DIMM とスロット 1 にのみ実装したデュアル DIMM を使用しています。ダブル並列終端では、メモリ側直列抵抗と組み合わせて 150 Ω の ODT 設定を使用しています。FPGA 上の OCT 強度設定は 25 Ω です。

表 5–3 は、シングル DIMM メモリ・インタフェースとスロット 1 にのみ実装したデュアル DIMM メモリ・インタフェースとの間に大きな差がないことを示します。シミュレーションとボード測定値に見られるオーバーシュートとアンダーシュートは、

メモリ側で 150 Ω の ODT 設定を使用したためにレシーバ側でオーバー・ターミネーションが発生したことが原因と考えられます。さらに、未実装スロットがあるため

の余分な DIMM コネクタの存在も大きな影響を与えていません。

図5‒5. HyperLynx シミュレーションとメモリ上の信号のボード測定値（メモリをスロット 1にのみ実装し、スロット 2 は未実装）

表5‒3. シングル DIMMインタフェースとスロット 1 に実装したデュアル DIMMインタフェースのメモリ上の信号の比較 (1)

タイプアイの幅(ns)アイの高さ(V)

オーバーシュート(V)

アンダーシュート(V)

立ち上がりエッジ・レート(V/ns)

立ち下がりエッジ・レート(V/ns)

デュアル DIMMメモリ・インタフェース（スロット 1にのみ実装）

シミュレーション 1.68 0.97 0.06 NA 2.08 1.96

測定値 1.30 0.63 0.22 0.20 1.74 1.82

シングル DIMM

シミュレーション 1.62 0.94 0.10 0.05 2.46 2.46

測定値 1.34 0.77 0.04 0.13 1.56 1.39

表5‒3の注：(1) シングル DIMM DDR2 SDRAM メモリ・インタフェースのシミュレーションとボード測定値は、Stratix II Memory Board 2 に基づ

いています。シングル DIMM DDR2 SDRAM インタフェースについて詳しくは、「DDR2 および DDR3 SDRAM のボード・デザイン・ガイドライン」の章を参照してください。


http://www.altera.com/literature/hb/external-memory/emi_plan_board_ddr.pdfhttp://www.altera.com/literature/hb/external-memory/emi_plan_board_ddr.pdf


ODT 設定を 75 Ω にした場合、150 Ω の ODT 設定と比べてアイの幅と高さに差はありません。ただし、ODT 設定を 75 Ω にすると、オーバーシュートとアンダーシュートは発生しません。これは、DDR2 SDRAM デバイス上のインピーダンスが整合する正しい終端の実現に役立ちます。

1 75 Ω の ODT 設定を使って取得した結果については、 5–24 のページを参照してください。

メモリからの読み出しメモリの読み出し時には、ODT 機能はオフにされます。したがって、150 Ω の ODT設定と 75 Ω. の ODT 設定の使用の間に差はありません。このため、終端方式はシングル並列終端方式（Class I）になります。この方式では、FPGA 側には外部抵抗を、メモリ側には直列抵抗を、それぞれ使います（図 5–6）。

図 5–7 に、シミュレーションと FPGA 上の信号のボード測定結果を示します。このFPGA では、FPGA 側の外部並列抵抗とメモリ側直列抵抗を組み合わせて使うシングル並列終端を使用し、メモリではフル・ドライブ強度を設定します。

図5‒6. 外部抵抗とメモリ側に直列抵抗を使用するシングル並列終端方法（Class I）

DriverDriver

Receiver

FPGA

= 0.9V

Driver

ReceiverReceiver

DDR2 DIMM

VREF

25Ω25Ω

300Ω/150Ω300Ω/150Ω

300Ω/150Ω300Ω/150Ω

RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

VREF

DDR2 Component

図5‒7. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 1から読み出し、スロット2は未実装）



表 5–4 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめます。メモリ・インタフェースはシングル DIMM とスロット 1 にのみメモリを実装したデュアル DIMM を使用します。シングル並列終端では、メモリ側直列抵抗と組み合わせて FPGA 側の外部並列抵抗を使用します。メモリはフル強度を設定します。

表 5–4 は、シングル DIMM メモリ・インタフェースとスロット 1 にのみ実装したデュアル DIMM メモリ・インタフェースとの間に大きな差がないことを示します。未実装スロットがあるための余分な DIMM コネクタの存在も大きな影響を与えていません。

スロット 2にのみ実装したデュアルDIMMこの項では、スロット 2 に実装し、スロット 1 は未実装にしたデュアル DIMM メモリ・インタフェースについて説明します。特に、この項では DIMM 位置の信号品質に対する影響について説明します。

FPGA によるメモリへの書き込み前の項ではスロット 1 にのみ実装したデュアル DIMM メモリ・インタフェースについて説明しましたが、この場合はメモリが FPGA の近くに配置されます。スロット 2にメモリを実装すると、メモリは FPGA から離れることになるため、パターン長が長くなるのでメモリから見た信号品質に影響を与える可能性があります。次の項では、

デュアル DIMM メモリ・インタフェースのスロット 1 とスロット 2 への実装の間に差があるか否かを調べます。

表5‒4. スロット 1 に実装したデュアル DIMM インタフェースの FPGA 上の信号の比較(1)






デュアル DIMMメモリ・インタフェース（スロット 1にのみ実装）シミュレーション 1.76 0.80 NA NA 2.29 2.29

測定値 1.08 0.59 NA NA 1.14 1.59

シングル DIMM1

シミュレーション 1.80 0.95 NA NA 2.67 2.46

測定値 1.03 0.58 NA NA 1.10 1.30

表5‒4の注：(1) シングル DIMM DDR2 SDRAM メモリ・インタフェースのシミュレーションとボード測定値は、Stratix II Memory Board 2 に基づ

いています。シングル DIMM DDR2 SDRAM インタフェースについて詳しくは、「DDR2 および DDR3 SDRAM のボード・デザイン・ガイドライン」の章を参照してください。


http://www.altera.com/literature/hb/external-memory/emi_plan_board_ddr.pdfhttp://www.altera.com/literature/hb/external-memory/emi_plan_board_ddr.pdf


150Ωの ODT設定を使ったメモリ書き込み図 5–8 に、ダブル並列終端方式（Class II）を示します。この方式では、FPGA 側で25 Ω の OCT ドライブ強度を設定して、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗と組み合わせてメモリ上の ODT を使っています。

図 5–9 に、シミュレーションとダブル並列終端を行ったメモリ上の信号の測定値を示します。この終端方法では、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてメモリ上の 150 Ω の ODT 設定を使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定します。

図5‒8. メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM 上の ODT を使用するダブル並列終端方法（Class II）

Driver

FPGA

VREF = 0.9V

Receiver

DDR2 DIMM

25Ω

300Ω/150Ω

300Ω/150Ω

RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

ReceiverReceiver

VREF

Driver

図5‒9. HyperLynx シミュレーションとメモリ上の信号のボード測定値（メモリをスロット 2にのみ実装し、スロット 1 は未実装）



表 5–5 に、シミュレーションと DDR2 SDRAM DIMM 上の信号のボード測定値との比較をまとめます。メモリ・インタフェースはスロット 1 のみ、またはスロット 2 のみに実装したデュアル DIMM を使用します。ダブル並列終端ではメモリ側直列抵抗と組み合わせて 150 Ω の ODT 設定を使用します。FPGA 上の OCT 強度設定は 25 Ω です。

表 5–5 には、デュアル DIMM メモリ・インタフェースのスロット 1 またはスロット 2への実装の間に大きな差がないことを示します。シミュレーションとボード測定値

に見られるオーバーシュートとアンダーシュートは、メモリ側で 150 Ω の ODT 設定を使用したためにレシーバ側でアンダー・ターミネーションが発生したことが原因

と考えられます。

ODT 設定を 75 Ω にした場合、150 Ω の ODT 設定と比べてアイの幅と高さに差はありません。ただし、ODT 設定を 75 Ω にすると、オーバーシュートとアンダーシュートは発生しません。これは、DDR2 SDRAM デバイス上のインピーダンスが整合する正しい終端の実現に役立ちます。

f 75 Ω の ODT 設定に対する詳しい結果については、 5–25 のページを参照してください。

メモリからの読み出しメモリからの読み出し時には ODT 機能がオフになるので、150 Ω の ODT 設定と 75 Ωの ODT 設定の使用の間に差はありません。このため、終端方式はシングル並列終端方式（Class I）になります。この方式では、FPGA 側には外部抵抗を、メモリ側には直列抵抗を、それぞれ使います（図 5–10）。

表5‒5. スロット 1のみとスロット 2のみに実装したデュアル DIMMインタフェースでのメモリ上の信号の比較






スロット 2にのみ実装したデュアル DIMMメモリ・インタフェースシミュレーション 1.69 0.94 0.07 0.02 1.96 2.08

測定値 1.28 0.68 0.24 0.20 1.60 1.60

スロット 1にのみ実装したデュアル DIMMメモリ・インタフェース

シミュレーション 1.68 0.97 0.06 NA 2.08 2.08

測定値 1.30 0.63 0.22 0.20 1.74 1.82

図5‒10. 外部抵抗とメモリ側に直列抵抗を使用するシングル並列終端方法（Class I）

DriverDriver

Receiver

FPGA

= 0.9V

Driver

ReceiverReceiver

DDR2 DIMM

VREF

25Ω25Ω

300Ω/150Ω300Ω/150Ω

300Ω/150Ω300Ω/150Ω

RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

VREF

DDR2 Component



図 5–11 に、シミュレーションと FPGA 上の信号のボード測定結果を示します。このFPGA では、FPGA 側の外部並列抵抗とメモリ側直列抵抗を組み合わせて使うシングル並列終端を使用し、メモリではフル・ドライブ強度を設定します。

表 5–6 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめます。メモリ・インタフェースはスロット 1 またはスロット 2 にのみメモリを実装したデュアル DIMM を使用、シングル並列終端ではメモリ側直列抵抗と組み合わせてFPGA 側の外部並列抵抗を使用します。メモリではフル強度を設定します。

表 5–6 から、DIMM メモリがスロット 1 に実装されるか、スロット 2 に実装されるかによらず、FPGA 上の信号は同じであることが分かります。

図5‒11. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 2 から読み出し、スロット 1 は未実装）

表5‒6. スロット 1 またはスロット 2にのみ実装したデュアル DIMM メモリ・インタフェースの FPGA 上の信号の比較






スロット 2にのみ実装シミュレーション 1.80 0.80 NA NA 3.09 2.57

測定値 1.17 0.66 NA NA 1.25 1.54

スロット 1にのみ実装

シミュレーション 1.80 0.95 NA NA 2.67 2.46

測定値 1.08 0.59 NA NA 1.14 1.59



スロット 1とスロット 2の両スロットに実装したデュアル DIMMメモリ・インタフェース

この項では、スロット 1 とスロット 2 の両スロットに実装したデュアル DIMM メモリ・インタフェースについて説明します。この場合には、スロット 1 のメモリまたはスロット 2 のメモリへ書き込むことができます。

FPGA によるメモリへの書き込み表 5–1 では、両スロットに実装のデュアル DIMM 構成に対する推奨 ODT 設定は 75 Ωになっています。 150 Ω の ODT 設定のオプションがあるため、この項では 150 Ω 設定の使い方も説明して、推奨される 75 Ω に対して結果を比較します。

75ΩのODT 設定を使ったスロット 1のメモリへの書き込み図 5–12 に、ダブル並列終端方式（Class II）を示します。この方式では、FPGA 側で25 Ω の OCT ドライブ強度を設定して FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗と組み合わせてメモリ上の ODT を使います。このケースでは、FPGA がスロット 1 のメモリに書き込み、スロット 2 のメモリの ODT 機能がオンになります。

図5‒12. メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM上の ODTを使用するダブル並列終端方法（Class II）

Driver

FPGA DDR2 DIMM

25ΩRT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

VREF

VREF

= 0.9V

Receiver

Receiver

DDR2 DIMM

300Ω/150Ω

300Ω/150Ω

RS = 22Ω

DDR2 Component

50Ω

Slot 1

Slot 2

Driver

Driver

Receiver

VREF

300Ω/150Ω

300Ω/150Ω



図 5–13 に、HyperLynx シミュレーションとダブル並列終端を行ったスロット 1 のメモリ上の信号のボード測定値を示します。この終端方式では、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてメモリ上の 75 Ω の ODT設定を使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定します。

表 5–7 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめます。メモリ・インタフェースは片方のスロットにのみ実装したデュアル DIMM と両スロットに実装したデュアル DIMM を使用します。ダブル並列終端ではメモリ側直列抵抗と組み合わせて 75 Ω の ODT 設定を使用します。FPGA 上の OCT 強度設定は25 Ω です。

表 5–7 は、片方のスロットまたは両スロットに実装した場合に、アイの高さに大きな差がないことを示します。ただし、DIMM メモリが追加されたために負荷が大きくなるので、エッジ・レートが低下し、そのためにアイの幅が小さくなり、メモリの

セットアップ・タイムとホールド・タイムが劣化します。このために、データの有

効ウインドウが小さくなります。

図5‒13. HyperLynx シミュレーションとスロット 1 のメモリ上の信号のボード測定値（メモリは両スロットに実装）

表5‒7. デュアル DIMMインタフェースの片方のスロットのみに実装した場合と両スロットに実装した場合のメモリ上の信号の比較



アンダーシュート t(V)



デュアル DIMMインタフェース（両スロットに実装し、スロット 1 へ書き込みを実行）

シミュレーション 1.60 1.18 0.02 NA 1.71 1.71

測定値 0.97 0.77 0.05 0.04 1.25 1.25

スロット 1にのみ実装したデュアル DIMMインタフェースシミュレーション 1.68 0.97 0.06 NA 2.08 2.08

測定値 1.30 0.63 0.22 0.20 1.74 1.82



ODT 設定を 150 Ω にした場合、75 Ω の ODT 設定と比べてアイの幅と高さに差はありません。ただし、ODT 設定を 150W にすると、オーバーシュートとアンダーシュートが発生します。これは、DDR2 SDRAM デバイス上のインピーダンスの不整合に起因するアンダー・ターミネーションが原因です。

1 150 Ω の ODT 設定を使って取得した結果については、 5–26 のページを参照してください。

75ΩのODT 設定を使ったスロット 2のメモリへの書き込みこのケースでは、FPGA がスロット 2 のメモリに書き込み、スロット 1 のメモリのODT 機能がオンになります。図 5–14 に、HyperLynx シミュレーションとダブル並列終端を行ったスロット 1 のメモリ上の信号のボード測定値を示します。この終端方式では、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてメモリ上の 75 ΩODT を使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定します。

表 5–8 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめます。メモリ・インタフェースはスロット 1 にのみ実装したデュアル DIMM を使用します。ダブル並列終端ではメモリ側直列抵抗と組み合わせて 75 Ω の ODT 設定を使用します。FPGA 上の OCT 強度設定は 25 Ω です。


表5‒8. デュアル DIMMインタフェースの両スロットに実装した場合のメモリ上の信号の比較







シミュレーション 1.60 1.16 0.10 0.08 1.68 1.60

測定値 1.10 0.85 0.16 0.19 1.11 1.25


シミュレーション 1.60 1.18 0.02 NA 1.71 1.71

測定値 s 1.30 0.77 0.05 0.04 1.25 1.25



表 5–8 から、シミュレーションとボード測定値は共に、スロット 1 への書き込みでアイの幅が大きくなっていることを示しているのが分かります。これはスロット 1への書き込みでエッジ・レートが良くなっていることに起因します。スロット 1 への書き込みでのアイの改善は、終端の位置からきています。スロット 1 へ書き込む際に、スロット 2 の ODT 機能がオンになるので、フライバイ・トポロジーになっています。スロット 2 へ書き込む際に、スロット 1 の ODT 機能がオンになるので、非フライバイ・トポロジーになっています。

ODT 設定を 150 Ω にした場合、75 Ω の ODT 設定と比べてアイの幅と高さに差はありません。ただし、ODT 設定を 150 Ω にすると、オーバーシュートとアンダーシュートが発生します。これは、DDR2 SDRAM デバイス上のインピーダンスの不整合に起因するアンダー・ターミネーションが原因です。

150 Ω の ODT 設定を使って取得した結果については、 5–27 ページの「スロット 2 のメモリへの書き込みー 150 Ω の ODT 設定を使用、両スロットに実装」を参照してください。

メモリからの読み出し表 5–2 では、両スロットに実装したデュアル DIMM 構成に対する推奨 ODT 設定は、読み出さないスロットで 75 Ω の設定を使う ODT 機能をオンにすることです。150 Ωの ODT 設定のオプションがあるため、この項では 150 Ω 設定の使い方も説明して、推奨される 75 Ω に対して結果を比較します。



スロット 2の 75 Ωの ODT 設定を使ったスロット 1のメモリからの読み出し図 5–15 に、ダブル並列終端方式（Class II）を示します。この方式では、FPGA がメモリから読み出しを行う際に、メモリ側の直列抵抗と組み合わせてメモリ上の ODTを使います。メモリ側ではフル・ドライブ強度を設定します。このケースでは、

FPGA がスロット 1 のメモリから読み出し、スロット 2 のメモリの ODT 機能がオンになります。

図5‒15. 外部抵抗とメモリ側直列抵抗を使用し、ODT機能をオンにしたダブル並列終端方法（Class II）

Receiver

FPGA

Driver

DDR2 DIMM

VREF

300Ω/150Ω

RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

DDR2 DIMM

300Ω/150Ω

300Ω/150Ω

RS = 22Ω

DDR2 Component

50Ω

Slot 1

Slot 2

Driver

300Ω/150Ω

Driver

Receiver

Receiver

25Ω

VREF

VREF



図 5–16 に、シミュレーションと FPGA 上の信号の測定値を示します。FPGA はスロット 1 のメモリを読み出し、メモリではフル・ドライブ強度を設定します。

表 5–9 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめます。両スロットに実装したデュアル DIMM メモリ・インタフェースとスロット 1 にのみ実装したデュアル DIMM メモリ・インタフェースを使います。

表 5–9 は、両スロットに実装した場合、DIMM メモリの追加のために負荷が増えてエッジ・レートが低速になり、その結果アイの幅が狭くなったことを示します。

150 Ω の ODT 設定を使って取得した結果については、 5–28 ページの「スロット 1 のメモリからの読み出しースロット 2 の 150W の ODT 設定を使用、両スロットに実装」を参照してください。

図5‒16. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 1 から読み出し、両スロットに実装） (1)

図 5‒16 の注：(1) シミュレーションと測定で使用した縦軸スケールは 200 mV/div に設定。

表5‒9. デュアル DIMMインタフェースの片方のスロットのみに実装した場合と両スロットに実装した場合にスロット 1 から読み出した際の FPGA 上の信号の比較






デュアル DIMMは片方のスロットに実装、スロット 2は 75ΩのODT設定

シミュレーション 1.74 0.87 NA NA 1.91 1.88

測定値 0.86 0.58 NA NA 1.11 1.09

デュアル DIMMは片方のスロットに実装、スロット 1は ODT 設定なし

シミュレーション 1.76 0.80 NA NA 2.29 2.29

測定値 1.08 0.59 NA NA 1.14 1.59



スロット 1の 75 Ωの ODT 設定を使ったスロット 2のメモリからの読み出しこのケースでは、FPGA がスロット 2 のメモリから読み出し、スロット 1 のメモリのODT 機能がオンになります。

図5‒17. 外部抵抗とメモリ側直列抵抗を使用し、ODT機能をオンにしたダブル並列終端方法（Class II）

Receiver

FPGA

VREF

DDR2 DIMM

VREF

25Ω

150Ω/300Ω

150Ω/300Ω

RT= 54Ω

50Ω

VTT = 0.9V

3" Trace Length

RS = 22Ω

DDR2 Component

VREF

Driver

DDR2 DIMM

RS = 22Ω

DDR2 Component

50Ω

Slot 1

Slot 2

= 0.9V

Driver Driver

Receiver

Receiver

150Ω/300Ω

150Ω/300Ω



図 5–18 に、HyperLynx シミュレーションと FPGA 上の信号のボード測定結果を示します。この FPGA では、FPGA 側の外部並列抵抗とメモリ側直列抵抗、さらに 75 Ω のODT 設定を組み合わせて使うダブル並列終端を使用し、メモリではフル・ドライブ強度を設定します。

表 5–10 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめます。両スロットに実装したデュアル DIMM メモリ・インタフェースとスロット 1 にのみ実装したデュアル DIMM メモリ・インタフェースを使います。

表 5–10 は、デュアル DIMM メモリ・インタフェースの片方のスロットのみに実装した場合、両スロットに実装したデュアル DIMM メモリ・インタフェースと比べてアイの幅が広くなることを示しています。これは、スロット 1 にある DIMM の負荷に起因するものと見られます。

ODT 設定を 150 Ω にした場合、75 Ω の ODT 設定と比べて信号品質に差はありません。



表5‒10. デュアル DIMM インタフェースの片方のスロットのみに実装した場合と両スロットに実装した場合にスロット 2から読み出した際の FPGA 上の信号の比較






デュアル DIMMは両スロットに実装、スロット 1 は 75ΩのODT 設定シミュレーション 1.70 0.81 NA NA 1.72 1.99

測定値 0.87 0.59 NA NA 1.09 1.14

デュアル DIMMは片方のスロットに実装、スロット 2は ODT 設定なし

シミュレーション 1.80 0.80 NA NA 3.09 2.57

測定値 1.17 0.66 NA NA 1.25 1.54



150 Ω の ODT 設定を使って取得した結果については、 5–29 ページの「スロット 2 のメモリからの読み出し（スロット 1 の 150 Ω の ODT 設定を使用、両スロットに実装）」を参照してください。

デュアル DIMM DDR2 クロック、アドレス、およびコマンドの終端とトポロジー

DDR2 SDRAM インタフェース上のアドレスおよびコマンド信号は、FPGA のメモリ・コントローラが DIMM スロットに駆動する単方向信号です。これらの信号は、常にメモリのラインの終わりに終端された Class I です（図 5–19）。常に最後の DIMM の後に DDR2 SDRAM のアドレスおよびコマンドの Class I 終端を配置します。インタフェースは 1 つまたは 2 の DIMM を持つことはできますが、DIMM の合計は 3 以上であることはできません。

図 5–19 では、次のポイントを観察します。

■ ボード・トレース A = 1.9 to 4.5 インチ (48 ～ 115 mm)

■ ボード・トレース B = 0.425 インチ (10.795 mm)

■ ボード・トレース C = 0.2 ～ 0.55 インチ (5 ～ 13 mm)

■ ボード・トレース A + B + C の合計 = 2.5 ～ 5 インチ (63 ～ 127 mm)

■ RP = 36 ～ 56 Ω

■ すべてのアドレスとコマンド信号に一致させる長さ +250 mils (+5 mm) または+/– 50 ps （DIMM でのメモリ・クロックの長さ）

アドレスおよびコマンド信号グループに信号品質を向上させるために、最初の DIMMスロット 1 の前に直接に補償コンデンサを配置することがあります。コンデンサに適合する場合、アルテラは 24 pF の値を推奨します。

f 詳細は、「Micron TN47-01」を参照してください。

図5‒19. マルチ DIMM DDR2 のアドレスおよびコマンドの終端トポロジー

Board Trace A

Boar

d Tr

ace

C

V TT

R P = 47

Board Trace B

Slot 1 Slot 2

DDR2 SDRAMDIMMs

(Receiver)

FPGA(Driver)



アドレスおよびコマンド信号アドレスおよびコマンドの信号グループ（バンク・アドレス、アドレス、RAS#、CAS#、および WE#）は、フル・レートまたはハーフ・レートのメモリ・コントローラを実装するかどうかに応じて異なるトグル・レートで動作します。

フル・レートのデザインでは、信号のアドレスおよびコマンド・グループは 1T 信号であり、信号がメモリ・クロック・サイクルごとに変更することができます。アド

レスおよびコマンド信号は、シングル・データ・レート（SDR）です。したがって、フル・レートの PHY デザインでは、アドレスおよびコマンド信号は最大周波数のデータ・レートの 0.5 倍で動作します。例えば、266 MHz のフル・レートのデザインでは、アドレスおよびコマンドの最大周波数は 133 MHz になります。

ハーフ・レートのデザインでは、信号のアドレスおよびコマンドの信号グループは

2T 信号であり、信号が 2 つのメモリ・クロック・サイクルごとにしか変更しません。信号も SDR であるのでハーフ・レートの PHY デザインでは、アドレスおよびコマンド信号は最大周波数のデータ・レートの 0.25 倍で動作します。例えば、400 MHz のハーフ・レートのデザインでは、アドレスおよびコマンドの最大周波数は 100 MHzになります。

コントロール・グループ信号信号のコントロール・グループ（チップ・セレクト CS#、クロック・イネーブルCKE、および ODT）は、フル・レートまたはハーフ・レートのデザイン実装するかどうかに関係なく、常に 1T です。信号も SDR であるので、コントロール・グループ信号は最大周波数のデータ・レートの 0.5 倍で動作します。例えば、400 MHz デザインでは、コントロール・グループの最大周波数は 200 MHz になります。

クロック・グループ信号特定のフォーム・ファクタに応じて、クロック信号のロードが過渡でないことを確

認するために、DDR2 SDRAM DIMM は 2 つまたは 3 つの差動クロック・ペアがあります。クロック信号は常に DIMM 上で終端されており、そのため、終端は PCB 上にする必要はありません。さらに、各 DIMM スロットには、クロック信号の独自の専用セットが必要です。したがって、クロック信号は常に FPGA PHY から個々の DIMM スロットにポイント・ツー・ポイントです。個々のメモリ・クロック信号は 2 つのDIMM スロット間で共有されることはありません。

標準的な 2 つのスロット DDR2 DIMM デザインは、6 つの差動メモリ・クロック・ペアを持っています — 最初の DIMM には 3 つ、第 2 番目の DIMM には 3 つ。すべての6 つのメモリ・クロック・ペアは、CLK# 信号に各 CLK は ±25 ミル（±0.635mm）と±10 ミル (±0.254 mm) にお互いに一致した遅延がなければなりません。

クロックの slew rate を向上させるために、DIMM コネクタ前に直接に各クロック・ペア間の補償コンデンサを配置することができます。FPGA デバイスは完全にプログラマブルなドライブ強度と slew rate のオプションがあるため、通常、このコンデンサは FPGA のデザインには必要ありません。ただし、アルテラは、このコンデンサが必要されているかどうかを確認するために、特定の実装をシミュレートすることを推

奨します。通常、適合された場合、最高値は 5pF です。



DDR3 SDRAMこの項では、最大 400 MHz と 800 Mbps のデータ・レートで動作する、バッファなしのデュアル・スロート DDR3 SDRAM インタフェースのシステム実装について説明します。図 5–20 に、デュアル DIMM インタフェース構成の標準的な DQS、DQ、および DM、とアドレスおよびコマンドの信号トポロジーを示します。それは、Stratix III および Stratix IV デバイスで使用可能なダイナミック OCT 機能と組合わせて DDR3 SDRAM コンポーネントの ODT 機能を使用します。

図 5–20 では、次のポイントを観察します。

■ ボード・トレース A = 1.9 ～ 4.5 インチ（48 ～ 115 mm）

■ ボード・トレース B = 0.425 インチ（10.795 mm）

■ DIMM の両方にこのトポロジーは、DQS、DQ、および DM、とアドレスおよびコマンド信号には正確です。

■ このトポロジーは、常にポイント・ツー・ポイントのシングル・ランクで、CLKと CLK#、およびコントロール・グループ信号（CS#、CKE、および ODT）には正しくありません。

DDR3 およびDDR2 の DQ および DQSの ODT 機能とトポロジーの比較 DDR3 および DDR2 SDRAM システムは非常によく似ています。信号のデータ・グループの物理トポロジーはほぼ同じと考えられることができます。FPGA エンド（ドライバ）の I/O 規格は、DDR2 の SSTL18 から DDR3 の SSTL15 に変更します。しかし、他のすべての OCT の設定は同じです。DDR3 は、メモリのラインの終わりに終端とドライブ強度設定のために高度な ODT オプションを提供します。

f 詳細については、「DDR2 および DDR3 SDRAM のボード・デザイン・ガイドライン」の章の読み出し表の DDR3 SDRAM ODT マトリックスと書き込み表の DDR3 SDRAM ODT マトリックスを参照してください。

図5‒20. マルチ DIMM DDR3 DQS、DQ、および DM、とアドレスおよびコマンドの終端トポロジー

Board Trace A

Board Trace B

Slot 1 Slot 2

DDR3 SDRAMDIMMs

FPGA(Driver)


http://www.altera.com/literature/hb/external-memory/emi_plan_board_ddr2.pdf


デュアル DIMM DDR3 クロック、アドレス、およびコマンドの終端とトポロジー

DDR3 と DDR2 DIMM ベースのインターフェイス間で 1 つの大きな違いは、アドレス、コマンドおよびクロック信号です。JEDEC 標準モジュールを使用する場合、DDR3 はデイジー・チェイン接続されたベースのアーキテクチャを使用します。アドレス、コマンド、およびクロック信号は、デイジー・チェイン内の各モジュールにルーティ

ングされ、モジュール上のフライバイ終端を特長とします。インピーダンス・マッ

チングは、効果的にデュアル DIMM トポロジーを動作させるために必要となります—40 ～ 50 W のトレースは、メイン・ボード上でターゲットとする必要があります。

アドレスおよびコマンド信号2 つの UDIMM は、アドレスおよびコマンド信号に 2 倍効果的なロードが生じます。これは、slew rate を低減し、セットアップおよびホールド・タイミング（tIS およびtIH）を満たすのが困難になります。ただし、アドレスおよびコマンド信号は SDR であり、半分のインタフェース・レートで動作します。したがって、400 Mbps のデータ・レートは 100 MHz のアドレスおよびコマンドの基本周波数に相当します。

コントロール・グループ信号シングル・ランクには、コントロール・グループ信号のチップ・セレクト CS#、クロック・イネーブル CKE、および ODT しかありません。デュアル・ランク対応のDDR3 DIMM スロットは各信号に 2 つのコピーを持っており、デュアル DIMM スロットのインタフェースは各信号に 4 つのコピーを持っています。したがって、これらの信号の信号品質は、シングル・ランクのケースと同じです。信号のコントロール・

グループは、フル・レートまたはハーフ・レート・デザインを実装するかどうかに

関係なく、常に 1T です。信号も SDR であるので、コントロール・グループ信号は、最大周波数のデータ・レートの 0.5 倍で動作します。例えば、400 MHz のデザインでは、コントロール・グループの最大周波数は 200 MHz になります。

クロック・グループ信号コントロール・グループ信号と同様に、DDR3 SDRAM のクロック信号は唯一のロードされたシングル・ランクしかありません。デュアル・ランク対応の DDR3 DIMM スロットは信号の 2 つのコピーを持っており、デュアル・スロットのインタフェースは、mem_clkおよび mem_clk_n信号の 4 つのコピーを持っています。

f DDR3 2-DIMM システムのデザインについては、「Micron TN-41-08: DDR3 Design Guide for Two-DIMM Systems」を参照してください。

1 アルテラの DDR3 ALTMEMPHY メガファンクションは、この Micron テクニカル・ノートで参照される 1T アドレスおよびコマンド・トポロジーをサポートしていません —2T実装のみがサポートされます。


5‒24 第 5章：デュアル DIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドラインスロット 1のメモリへの書き込み（75 Ωの ODT 設定を使用、片方のスロットにのみ実装）

スロット 1のメモリへの書き込み（75 ΩのODT 設定を使用、片方のスロットにのみ実装）

図 5–21 に、シミュレーションとメモリ上の信号のボードの測定値を示します。この終端方法では、FPGA がメモリへ書き込みを行う際に、メモリ上の 75 Ω の ODT 設定を使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定します。

表 5–11 に、シミュレーションと DDR2 SDRAM 上の信号のボード測定値との比較をまとめます。メモリ・インタフェースはデュアル DIMM のスロット 1 にのみ実装し、異なる ODT 設定を使用します。

図5‒21. HyperLynx シミュレーションとメモリ上の信号のボード測定値（メモリをスロット 1 にのみ実装し、スロット 2 は未実装）

表5‒11. デュアル DIMM インタフェースのスロット 1にのみ実装した場合のメモリ上の信号の比較、異なるODT 設定を使用






75 Ωの ODT 設定シミュレーション 1.68 0.91 NA NA 1.88 1.88

測定値 1.28 0.57 NA NA 1.54 1.38

150 Ωの ODT 設定

シミュレーション 1.68 0.97 0.06 NA 2.67 2.13

測定値 1.30 0.63 0.22 0.20 1.74 1.82


第 5 章：デュアルDIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドライン 5‒25スロット 2 のメモリへの書き込み（75 ΩのODT 設定を使用、片方のスロットにのみ実装）

スロット 2のメモリへの書き込み（75 ΩのODT 設定を使用、片方のスロットにのみ実装）

図 5–22 に、シミュレーションとメモリ上の信号の測定値を示します。この終端方式では、FPGA がメモリへ書き込みを行う際に、メモリ上の 75 Ω の ODT 設定を使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定します。

表 5–12 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめます。メモリ・インタフェースはスロット 1 またはスロット 2 に実装したデュアルDIMM を使用します。ダブル並列終端ではメモリ側直列抵抗と組み合わせて 75 Ω のODT 設定を使用します。FPGA 上の OCT 強度設定は 25 Ω です。

図5‒22. HyperLynx シミュレーションとメモリ上の信号のボード測定値（メモリをスロット 2 にのみ実装し、スロット 1 は未実装）

表5‒12. デュアル DIMM メモリ・インタフェースのスロット 2 にのみ実装した場合のメモリ上の信号の比較、異なるODT 設定を使用






75 ΩのODT 設定

シミュレーション 1.68 0.89 NA NA 1.82 1.93

測定値 1.29 0.59 NA NA 1.60 1.29


シミュレーション 1.69 0.94 0.07 0.02 1.88 2.29

測定値 1.28 0.68 0.24 0.20 1.60 1.60


5‒26 第 5章：デュアル DIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドラインスロット 1 のメモリへの書き込み（150 ΩのODT設定を使用、両スロットに実装）

スロット 1のメモリへの書き込み（150 ΩのODT 設定を使用、両スロットに実装）

図 5–23 に、HyperLynx シミュレーションとダブル並列終端を行ったスロット 1 のメモリ上の信号のボード測定値を示します。この終端方法では、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてスロット 2 のメモリ上の 150 Ω ODT を使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定します。

表 5–13 に、シミュレーションとスロット 1 のメモリ上の信号のボード測定値との比較をまとめます。メモリ・インタフェースは両スロットに実装したデュアル DIMMを使用します。ダブル並列終端ではメモリ側直列抵抗と組み合わせてスロット 2 の異なる ODT 設定を使用します。FPGA 上の OCT 強度設定は 25 Ω です。


表5‒13. デュアル DIMM インタフェースの両スロットに実装した場合のメモリ上の信号の比較、スロット 2に異なる ODT 設定を使用







シミュレーション 1.60 1.18 0.02 NA 1.71 1.71

測定値 0.89 0.78 0.13 0.17 1.19 1.32

75 ΩのODT 設定シミュレーション 1.60 1.18 0.02 NA 1.71 1.71

測定値 0.97 0.77 0.05 0.04 1.25 1.25


第 5 章：デュアルDIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドライン 5‒27スロット 2 のメモリへの書き込みー 150 Ωの ODT 設定を使用、両スロットに実装

スロット 2のメモリへの書き込みー 150 ΩのODT 設定を使用、両スロットに実装

図 5–24 に、HyperLynx シミュレーションとダブル並列終端を行ったスロット 2 のメモリ上の信号のボード測定値を示します。この終端方法では、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてスロット 1 のメモリ上の 150 Ω の ODT 設定を使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定します。

表 5–14 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめます。メモリ・インタフェースは両スロットに実装したデュアル DIMM を使用します。ダブル並列終端ではメモリ側直列抵抗と組み合わせてスロット 1 の異なる ODT 設定を使用します。FPGA 上の OCT 強度設定は 25 Ω です。


表5‒14. デュアル DIMM インタフェースの両スロットに実装した場合のメモリ上の信号の比較、スロット 1に異なる ODT 設定を使用






150 Ωの ODT 設定シミュレーション 1.45 1.11 0.19 0.17 1.43 2.21

測定値 0.71 0.81 0.12 0.20 0.93 1.00

75 ΩのODT 設定

シミュレーション 1.60 1.16 0.10 0.08 1.68 1.60

測定値 1.10 0.85 0.16 0.19 1.11 1.25


5‒28 第 5章：デュアル DIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドラインスロット 1のメモリからの読み出しースロット 2の 150Wの ODT 設定を使用、両スロットに実装

スロット 1のメモリからの読み出しースロット 2の 150WのODT 設定を使用、両スロットに実装


表 5–15 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめます。両スロットに実装したデュアル DIMM メモリ・インタフェースを使います。スロット 2 に異なる ODT 設定を使用します。

図5‒25. HyperLynx シミュレーションと FPGA 上の信号のボード測定値（スロット 1 から読み出し、スロット 2 は未実装） (1)


表5‒15. デュアル DIMM インタフェースの両スロットに実装した場合の FPGA 上の信号の比較、スロット 2に異なる ODT 設定を使用






150 Ω の ODT 設定

シミュレーション 1.68 0.77 NA NA 1.88 1.88

測定値 0.76 0.55 NA NA 1.11 1.14

75 ΩのODT 設定

シミュレーション 1.74 0.87 NA NA 1.91 1.88

測定値 0.86 0.59 NA NA 1.11 1.09


第 5 章：デュアルDIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドライン 5‒29スロット 2 のメモリからの読み出し（スロット 1の 150Ωの ODT 設定を使用、両スロットに実装）

スロット 2のメモリからの読み出し（スロット 1の 150ΩのODT 設定を使用、両スロットに実装）


表 5–16 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめます。両スロットに実装したデュアル DIMM メモリ・インタフェースを使います。スロット 1 に異なる ODT 設定を使用します。



表5‒16. デュアル DIMM メモリ・インタフェースの両スロットに実装した場合の FPGA 上の信号の比較、スロット 1 に異なる ODT設定を使用







シミュレーション 1.70 0.74 NA NA 1.91 1.64

測定値 0.74 0.64 NA NA 1.14 1.14

75 ΩのODT 設定

シミュレーション 1.70 0.81 NA NA 1.72 1.99

測定値 0.87 0.59 NA NA 1.09 1.14


5‒30 第 5章：デュアル DIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドラインFPGA の OCT の特長

FPGA の OCT の特長多くの FPGA デバイスは、OCT を提供します。選択したデバイス・ファミリに応じてシリーズ（出力）、パラレル（入力）または動的（双方向）OCT がサポートされる可能性があります。

f デバイス・ファミリに固有の詳細については、関連するデバイス · ハンドブックのそれぞれの I/O 機能の章を参照してください。

一般的に Class I または Class 終端方式の両方で使用される近端の直列ターミネータの代わりに直列 OCT を使用します。DDR2 と DDR3 両方のタイプ・インタフェースはこの終端方式を使用します。

一般的にインタフェースのみの単方向入力で Class I 終端方式で使用される遠端並列終端の代わりに並列 OCT を使用します。例えば、FPGA が遠端にある時に、QDR-II タイプのインタフェースになります。

回線の FPGA の最後に直列終端および並列終端の両方の代わりに、ダイナミック OCTを使用します。一般的には DDR2 と DDR3 両方のタイプ・インタフェースで DQ 信号と DQS 信号のために、ダイナミック OCT を使用します。並列終端が動的に書き込み中に無効にされるため、FPGA のドライバはこれまで、Class I の伝送ラインに駆動します。メモリ上にダイナミック ODT と組み合わせると、真にダイナミック Class I 終端方式が存在します。ここで、読み出しと書き込みの両方は常に各方向で完全な Class I 終端です。したがって、静的な離散的に終端 Class II のトポロジーの代わりに完全に動的な双方向の Class I 終端方式を使用することができます。これによって、電源、プリント回路基板（PCB）不動産、およびコンポーネントのコスト節約することができます。

Arria V、Cyclone V、Stratix III、Stratix IV、および Stratix V デバイスArria® V、Cyclone® V、Stratix III、Stratix IV、および Stratix V デバイスは、完全なダイナミック OCT 終端機能を備えます。アルテラは、PCB レイアウトを簡素化し、電力を節約するために SDRAM ODT と組み合わせてこの機能を使用することを推奨します。

Arria II GX デバイスArria II GX デバイスは、ダイナミック OCT をサポートしません。アルテラは SDRAM ODT と共に直列 OCT を使用することを推奨します。必要場合、回線の FPGA の最後には並列ディスクリート終端を使用します。

f 詳細は、「DDR2 および DDR3 SDRAM のボード・デザイン・ガイドライン」の章を参照してください。


http://www.altera.com/literature/hb/external-memory/emi_plan_board_ddr2.pdf

第 5 章：デュアルDIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドライン 5‒31改訂履歴

改訂履歴表 5–17 に、本資料の改訂履歴を示します。

表5‒17. 改訂履歴

日付バージョン変更内容

2011 年 11 月 4.0 Arria V および Cyclone V の情報を追加。

2011 年 6 月 3.0 Stratix V の情報を追加。

2010 年 12 月 2.1 メンテナンスの更新。

2010 年 7 月 2.0 Arria II GX の情報の追加。

2010 年 4 月 1.0 初版。


5‒32 第 5章：デュアル DIMM DDR2 および DDR3 SDRAMのボード・デザインのガイドライン改訂履歴


5. デュアルDIMM DDR2およびDDR3 SDRAMのボード・デザインのガイドラインDDR2 SDRAMStratix II High SpeedボードODTコントロールの概要DIMMの構成スロット1にのみ実装したデュアルDIMMメモリ・インタフェースFPGAによるメモリへの書き込み150WのODT設定を使ったメモリ書き込みメモリからの読み出し

スロット2にのみ実装したデュアルDIMMFPGAによるメモリへの書き込み150WのODT設定を使ったメモリ書き込みメモリからの読み出し

スロット1とスロット2の両スロットに実装したデュアルDIMMメモリ・インタフェースFPGAによるメモリへの書き込み75 WのODT設定を使ったスロット1のメモリへの書き込み75 WのODT設定を使ったスロット2のメモリへの書き込みメモリからの読み出し

デュアルDIMM DDR2クロック、アドレス、およびコマンドの終端とトポロジーアドレスおよびコマンド信号コントロール・グループ信号クロック・グループ信号

DDR3 SDRAMDDR3およびDDR2のDQおよびDQSのODT機能とトポロジーの比較デュアルDIMM DDR3クロック、アドレス、およびコマンドの終端とトポロジーアドレスおよびコマンド信号コントロール・グループ信号クロック・グループ信号

スロット1のメモリへの書き込み（75 WのODT設定を使用、片方のスロットにのみ実装）スロット2のメモリへの書き込み（75 WのODT設定を使用、片方のスロットにのみ実装）スロット1のメモリへの書き込み（150 WのODT設定を使用、両スロットに実装）スロット2のメモリへの書き込みー150 WのODT設定を使用、両スロットに実装スロット1のメモリからの読み出しースロット2の150Wの ODT設定を使用、両スロットに実装スロット2のメモリからの読み出し（スロット1の150 Wの ODT設定を使用、両スロットに実装）FPGA のOCTの特長Arria V、Cyclone V、Stratix III、Stratix IV、およびStratix VデバイスArria II GXデバイス

改訂履歴

5.デュアルdimm ddr2およびddr3 sdramのボード・デザイ …5‒2...

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