第3章计算机的基本器件

第 3 章计算机的基本器件

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目录

3.1 逻辑代数与逻辑电路

3.2 组合逻辑电路3.3 时序逻辑电路3.4 总线缓冲器和总线控制器3.5 时钟发生器

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3.1 逻辑代数与逻辑电路

3.1.1 逻辑代数3.1.2 基本逻辑电路

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逻辑代数是对二值变量进行逻辑运算的代数，可以对所计算的量进行“或”、“与”、“非”等逻辑运算，它是形式逻辑的一个分支，是由英国数学家、逻辑学家乔治．布尔建立和发展起来的，所以常称为“布尔代数”（ Boolean algebra ）。

3.1.1 逻辑代数

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⒈ 逻辑变量与逻辑函数 ⑴ 逻辑变量

逻辑代数的变量简称为逻辑变量，它是赋以逻辑属性值真或假的变量。逻辑代数是一种二值代数，逻辑变量只有 0 、 1 两种取值。只有三种最基本的运算，即逻辑加（“或”运算）、逻辑乘（“与”运算）及逻辑非（“非”运算），逻辑代数中的一切其它运算都由这三种运算构成。

3.1.1 逻辑代数

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逻辑加又叫“或”逻辑运算，运算符号是“ +”或“∨”。其运算规则是，只要 A 、 B 、 C中任一为“ 1” 时，其“或”的结果 F 就为“ 1” ，只有当 A 、 B 、 C 都为“ 0” ，其结果F 才为“ 0” 。

F ＝ A B C …∨ ∨ ∨ ＝ A ＋ B ＋ C+…（字母 A 、 B 、 C 等表示逻辑变量）

逻辑加

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逻辑乘又叫“与”逻辑运算，运算符号是“ ·”或“∧”。其运算规则是，只有当 A 、 B 、 C均为“ 1” 时，其“与”的结果 F 才为“ 1” ，否则为“ 0” 。

F ＝ A B C …∧ ∧ ∧ ＝ A·B·C·… …（字母 A 、 B 、 C 等表示逻辑变量）

逻辑乘

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逻辑非也叫“非”运算，又叫逻辑求反，运算符号为“ ˉ” 。“非”运算的运算规则是，当 A为“ 1” 时，即为“ 0” ；当 A 为“ 0” 时，为“ 1”

F ＝（字母 A 表示逻辑变量）

逻辑非

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⒈ 逻辑变量与逻辑函数 ⑵ 逻辑函数逻辑代数中的函数简称为逻辑函数，它是描述逻辑变量关系的函数。逻辑函数也是一种变量，这种变量随其它变量的变化而改变，逻辑函数可表示为

F=f(A1,A2,…,Ai,…,An)在逻辑代数中，表示逻辑函数的方法有三种：逻辑表达式、真值表和卡诺图。

3.1.1 逻辑代数

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逻辑表达式是用公式表示的函数与变量之间关系的一种方法。例如，有两个逻辑变量 A 和B ，当它们的取值相异时，函数 F 的值为 1 ，否则为 0 。对于这样一种函数关系，它的逻辑表达式为：

F=f(A,B)=

逻辑表达式

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真值表则是用表格表示函数与变量关系的一种方法。

真值表

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⒉ 基本的逻辑关系式 ⑴ “ 或”逻辑功能定义为：

逻辑表达式为： F=A+B （有时也写成F=AVB ）

3.1.1 逻辑代数

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⒉ 基本的逻辑关系式 ⑴ “ 与 ”逻辑功能定义为：

逻辑表达式为： F=A·B （有时也写成 F=A ∧ B ）

3.1.1 逻辑代数

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⒉ 基本的逻辑关系式 ⑴ “ 非 ”逻辑功能定义为：

逻辑表达式为：

3.1.1 逻辑代数

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⒊ 逻辑代数的基本公式和常用公式（参看教材 P57 ～ P58 ）

3.1.1 逻辑代数

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⒋ 逻辑表达式的化简一个逻辑函数可以有多种不同的表达式，实现这些表达式的逻辑线路也有许多种。为了使逻辑设计简单，尽量少使用元件，把电路设计得更合理，一般都要把逻辑表达式进行化简。

3.1.1 逻辑代数

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⑴ 合并项法 ⑵ 吸收法 ⑶ 配项法 ⑷ 消去法

（参考教材中的例子）

逻辑表达式化简的方法

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真值表是用来描述逻辑函数的值与它的逻辑变量之间关系的表格。逻辑表达式是用逻辑运算符把逻辑变量连接在一起表示某种逻辑关系的表达式。如上面逻辑表达式化简的例子。逻辑图是根据逻辑表达式用线段把逻辑符号连接起来，实现逻辑表达式功能的图。对于一个函数来说，用来表述它的逻辑表达式并不是惟一的，因而实现该函数的逻辑图也不是惟一的，只有它们的真值表是惟一的。对于用不同逻辑表达式或不同逻辑图表示的函数可以用真值表来证明它们所表示的逻辑关系是否相同。

⒌真值表、逻辑表达式和逻辑图

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⒈ 逻辑电路和逻辑器件的概念逻辑电路：实现逻辑函数的电路逻辑器件：利用逻辑电路做成的计算机系统中常用的器件计算机中常用的逻辑器件分为组合逻辑器件和时序逻辑器件两大类。

3.1.2 基本逻辑电路

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组合逻辑器件：如果该器件的输出状态仅和当时的输入状态有关，而与过去的输入状态无关，称为组合逻辑器件，常用的组合逻辑器件有加法器、算术逻辑运算单元、译码器、数据选择器等；时序逻辑器件：如果逻辑器件的输出状态不但和当时的输入状态有关，而且还和电路在此以前的输入状态有关，称该器件为时序逻辑器件，时序电路内必须包含能存储信息的记忆元件——触发器，它是构成时序逻辑电路的基本电路。常用的时序逻辑器件有寄存器、计数器等。


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⒉ 基本逻辑电路 “ 与”、“或”、“非”三种基本逻辑运算的电路是三种基本逻辑门：“与”门、“或”门、“非”门（反相门）。把这三种基本逻辑门串联组合起来，可形成实现“与非”、“或非”、“与或非”、“异或”、“同或”等功能的与非门、或非门、与或非门、异或门、同或门（异或非门）。


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根据逻辑运算的规则：“先进行与操作，后反相”或“先反相，后进行或操作”是等价的。

因此在数字电路中与非门和或非门常表示成下图所示的符号

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正逻辑与负逻辑

正逻辑：指定逻辑电路中高电平为“ 1” ，低电平为“ 0” ，称为正逻辑。

负逻辑：指定逻辑电路中低电平为“ 1” ，高电平为“ 0” ，称为负逻辑。

比如有某个逻辑电路，它具有下图所示的功能表，那么对正逻辑而言，它是个与非门，而对负逻辑来讲，它则是个或非门。也就是说，正逻辑的与非门就是负逻辑的或非门。

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3.2 组合逻辑电路

逻辑电路中输出状态只与当时的输入状态有关，而与过去的输入状态无关，这种逻辑电路称为组合逻辑电路。本节介绍计算机中常用的组合逻辑电路：加法器、算术逻辑单元、译码器和数据选择器。

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3.2 组合逻辑电路

3.2.1 加法器3.2.2 算术逻辑单元3.2.3 译码器3.2.4 数据选择器

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3.2.1 加法器

有两种加法部件：半加器和全加器。⒈ 半加器 :不考虑低位进位输入，两数码 Ai 、 Bi

相加的电路， Ci为向高位的进位。它的功能表、符号和逻辑图如下。

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用一个异或门和一个与门就可以构成一个半加器。其逻辑关系是： Si=Ai⊕Bi

Ci= Ai·Bi

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全加器是考虑低位进位输入 Ci-1 的加法器其功能表、符号和逻辑图如下：

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⒉全加器

从全加器的逻辑图中可以看出，一个全加器可由一个或门、两个异或门和三个与门组成，也可由两个半加器来形成。其逻辑关系为：

SI=AI⊕BI⊕CI-1

CI=AIBI+BICI-1+AICI-1

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⒉全加器

3.n位加法器

4 位串行进位加法器的逻辑图如下。

n 位串行进位加法器的加法时间较长，各位间的进位是串行传送的，高位全加必须等低位进位来到后才能进行，加法时间与位数有关。

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3.2.2 算术逻辑单元

算术逻辑单元简称 ALU （ Arithmetic Logic Unit ），是一种功能较强的组合逻辑电路，是计算机的运算器中都不可缺少的重要组成部件。 ALU 能进行多种算术运算和逻辑运算。 ALU 的基本逻辑结构是超前进位加法器，它是通过改变超前进位加法器的进位发生输出和进位传送输出来获得多种运算能力的。有关 ALU 的功能在第四章中再介绍。

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3.2.3 译码器

译码器：是具有多个输入端和多个输出端的器件。当输入端加上某一组合信号时，对应这一组合信号的若干个输出端便有信号输出，也就是说，译码器是把输入的一种格式的代码信号译成另一种格式的信号，以实现代码所要求的操作的器件。根据使用方式的不同，译码器又称编码器或换码器。

译码器也是计算机中不可缺少的器件，主要用在控制器里的指令分析，存储器里的地址选择上。

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3.2.3 译码器

1. 译码电路的设计以设计 3-8 译码电路为例。要求根据输入的 3 位二

进制数编码来选择 8 个输出端中的哪一个有效。设计步骤如下：

⑴ 确定输入输出变量。设 3 个输入变量为x2x1x0 ， 8 个输出变量为 y7y6y5y4y3y2y1y0 。

⑵ 给出真值表。真值表如下页所示。

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⑶ 根据真值表画出逻辑电路图。

3-8译码器逻辑电路图上一页下一页

⒉典型的译码器芯片

74LS138 是一种常用的 3-8 译码器。其引脚图 (a)和电路图 (b) 如下。

当 G1 端为“ 0” 或G2 端为“ 1” 时，译码器此时输出的组合信号为全“ 1” 。上一页下一页

3.2.4 数据选择器

数据选择器 MUX (Multiplexor/Selector) 又称多路开关，是以“与或门”或“与或非门”为主的电路。它的作用是在选择信号的作用下，从多个输入通道中选择一个通道的数据作为输出。

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3.2.4 数据选择器右图是 4 选 1MUX 的逻辑符号和功能表。有 4 个数据输入端 A 、 B 、 C 、 D ，输出端为

Z(或 )，S1、S0 为数据选择端。

该电路的逻辑函数为：

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3.3 时序逻辑电路

逻辑电路中输出状态不但和当时的输入状态有关，而且还与电路在此以前的输入状态有关，这种逻辑电路称为时序逻辑电路。时序逻辑电路中必须要有能存储信息的记忆元件——触发器。本节先介绍触发器，接着介绍计算机中常用的时序逻辑电路——寄存器和计数器。

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3.3 时序逻辑电路

3.3.1 触发器3.3.2 寄存器3.3.3 计数器

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3.3.1 触发器

触发器 (flip-flop) 是一种能记忆机器以前输入状态的存放二进制代码的单元电路，是构成计算机硬件系统中各种时序逻辑电路的基本电路。

分类：按时钟控制方式来分，有电位触发、边沿

触发、主 - 从触发等方式的触发器；按功能来分，有 R-S 型、 D 型、 J-K 型等

触发器。

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由与非门组成的触发器，其置 1 和置 0 都要 0 电平触发，当 R 一

=0 ， S 一 =1 时， Q 一为高电平， Q 为低电平，称为 0 状态。 R 一 =1 ， S 一 =0 时， Q 为高电平， Q 一为低电平，称为 1 状态。 R 一 =1 ， S 一 =1 时，触发器保持原状态不变。

R 一 =0 ， S 一 =0 时，触发器状态不定。一般在正常工作时，不允许出现这种状态。

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1.R-S基本触发器

R-S 同步触发器的翻转是在同步时钟（在 CP端输入）的作用下同步地进行的。可由 R-S 基本触发器构成。

图中表示， R 一为置 0 端， S 一为置 1 端， CP 为时钟脉冲。 Q(t) 称为触发器的原态， Q(t+1) 为触发器的次态。

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2.R-S同步触发器

3.D触发器

D 触发器又称数据触发器。主要用来存放数据。D 触发器的逻辑符号和真值表如下。

图中 RD 为置 0 端， SD 为置 1 端 (RDSD 也称异步输入端 ) ， D为同步输入端。触发器的状态由时钟脉冲到来时 ( 前沿 )D端的状态决定，当 D=1 时，触发器置 1 ，当 D=0 时，触发器置 0 。这与触发器的原状态无关。上一页下一页

4.J-K触发器

其逻辑符号和真值表如下：

RD 为置 0 端， SD 为置 1 端， K 为同步置 0 输入端， J 为同步置 1 输入端。当 J=0 ， K=0 时， CP 脉冲不改变触发器的状态；当 J=0 ， K=1 时， CP 脉冲使触发器置 0 ；当 J=1 ， K=0 时， CP 脉冲使触发器置 1 ；当 J=1 ， K=1 时， CP 脉冲使触发器翻转。

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3.3.2 寄存器

寄存器：就是计算机中用来暂时存放数据代码的器件，它可以接受需要寄存的代码，也可以将寄存的代码送出去。

寄存器是由触发器和一些控制门构成的，一个触发器可以寄存一位二进制代码，如果一个二进制数由 n 位组成，那么就需要有 n 个触发器排列起来组成一个寄存器。

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3.3.2 寄存器

下图是由正沿触发的 D 触发器组成的 4 位寄存器，在CP 脉冲正沿作用下，外部数据才能进入寄存器。

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几种常见寄存器的组成结构

⒈ 串行寄存器

在串行寄存器中每来一个同步脉冲 CK ，其内容就向 QD 方向移一位。

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⒉ 并行寄存器：当时钟脉冲 CP 到来时，各触发器的输入端的数据可以被锁定至输出端以备输出的寄存器。

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几种常见寄存器的组成结构

芯片 74LS373是一种典型的并行寄存器，该芯片内含 8个独立的 D 型触发器，故称作 8D 锁存器。锁存即保存数据不变的意思。

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⒊移位寄存器

n 位移位寄存器由 n 个 D 型触发器级联组成。电路一般按以下顺序进行工作。

⑴ 复位：在输入端 R0将负脉冲作用于 D 型触发器的直接复位端 RD ，使触发器复位。触发器的输出 Q1=Q2=Q3=…=Qn=0

⑵ 置入数据：将输入的串行数据逐位送至 DIN 端，在时钟脉冲 CP 的作用下，顺次输入到 D 型触发器中，若DIN =1 ，则 CP 脉冲将使触发器 FF1 置位，否则将使FF1复位，即输入数据通过 CP 的作用寄存在 D 型触发器中。

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⒊移位寄存器

⑶ 数据移位：每个上游 D 触发器的输出，都与下游相邻的 D 触发器数据输入端 D相接，因此，在移位的时钟脉冲 CP 的作用下，寄存器中的数据将向下游的 D 触发器移动，移动的位数与输入的时钟脉冲数一致。

⑷ 数据输出： D 触发器的各输出端 Q ，直接将移位寄存器内的数据并行输出。

上述工作过程是将串行的数据移位后并行输出。对于二进制数左移一次，相当乘 2 。移位寄存器也可将并行数据通过移位转换成串行输出。若将输入逻辑稍加变动，可用于双向移位 ( 左移或右移 ) ，即移位寄存器既可用于乘法运算，又可用于除法运算。

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3.3.3 计数器

计数器是指能对输入信号进行加或减运算的装置，是由触发器和控制门所组成的基本逻辑部件。

计数器在计算机中的主要用途是累计脉冲数目、定时或作分频器使用。

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3.3.3 计数器

计数器的型式：1.按构成计数器的触发器的翻转次序分类，可

分为“异步计数器”和“同步计数器”。2.按计数过程中计数器中数字的增减来分类，

可分为“加法计数器”、“减法计数器”和“可逆计数器”（“加减计数器”）。

3.按计数器中数字的编码方式来分类，可分为“二进制计数器”和“十进制计数器”。

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4 位异步二进制加法计数器电路 :

图示的 D 触发器是在时钟信号 CP 上升沿触发的，用作计数时，每一级触发器的 D 和 Q相连，低位的 Q 与高位的 CP 端相连。

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以 4位异步二进制加法计数器为例来说明计数器的工作过程。

其工作过程如下

开始计数前，先在 R0 端输入负脉冲，使Q3 、 Q2 、 Q1、 Q0 为 0 、 0 、 0 、 0 ，第一个计数信号 CP 到来时， Q0 翻转为“ 1” ，而 Q0 从“ 1”变为“ 0” ，为负跳变，不触发下一级翻转。第二个计数信号 CP 到来时， Q0 又翻转为“ 0” ，而 Q0 从“ 0” 变为“ 1” ，为正跳变，并触发下一级 Q1 翻转为“ 1” 。依次下去。当第十六个计数信号 CP 到来时， Q3、 Q2、 Q1、 Q0 都变为 0 、 0 、 0 、 0 ，同时向下一级计数器（高一位）送出进位信号。

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3.4 总线缓冲器和总线控制器

3.4.1 总线缓冲器3.4.2 总线控制器

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3.4.1 总线缓冲器

在总线传输中起数据暂存缓冲的作用。其典型芯片有74LS244 和 74LS245 。

⑴74LS244 这是一种 8 位三态缓冲器，可用来进行总线的单向传输控制。其电路图和引脚图表示于图 3-18 中。⑵74LS245 这是一种 8 位的双向传输的三态缓冲器，可用来进行总线的双向传输控制，所以也称总线收发器。其电路图和引脚图表示于图 3-19 中。

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图 3-18 74LS244 的电路和引脚图

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图 3-19 74LS245 的电路和引脚图

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3.4.2 总线控制器

总线控制器是进行总线数据传输控制的器件。 8288 总线控制器是计算机系统中常用的总线控制器。

图 3-20 8288 总线控制器逻辑图

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3.5 时钟发生器

3.5.1 时钟发生器芯片 8284 介绍3.5.2 8284 与 CPU 的连接

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3.5.1 时钟发生器芯片 8284 介绍8284 是双列直插的 18 脚集成电路芯片。

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8284产生的 5种时序信号

1. 主振时钟信号 OSC ：该信号一般用于彩色图形显示器的行扫描和移位寄存器的时钟信号。

2. 系统时钟信号 CLK ： CLK 是 CPU 以及计算机中所有部件使用的时钟脉冲或同步脉冲信号。

3. 复位信号 RESET ：用于初始化 CPU 和复位计算机系统中的各个器件，达到启动计算机的目的。

4.PCLK 信号：是由系统时钟信号 CLK经 2 分频后得到的，用来作为定时器的时钟信号。

5.READY 信号：是由 8284 的输入信号 RDY1 与 AEN1或 RDY2 与 AEN2 ，以及同步选择信号 ASYNC决定。

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3.5.2 8284 与 CPU 的连接

在 PC/XT 微型机上，就是采用 8284 作为时钟信号发生器的。

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⒈ PWR GOOD 信号该信号为计算机冷启动时，由电源经电阻 R 生成，用以产生 RESET 信号，启动 8088 。 ⒉ DMA WAIT 信号该信号由 DMA(直接存储器访问 ) 控制器发来，只有当 DMA 控制器发 DMA请求时，该信号才为低电平 ( 有效 ) 。⒊ RDY/WAIT 信号该信号是由 I/O CH RDY 或

IOR 或 IOW产生的，用于生成 8284 的 READY信号。

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说明

第 3 章结束The End

谢谢！！

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