2020 半導体技術の概要と動向 - gunma university€¦ ·...

1)半導体市場動向

2)半導体技術概要

3)半導体プロセスの概要

・LSI設計とシリコンウェハ製造

・前工程プロセスの概要：トランジスタ工程と配線プロセス

・後工程プロセスの概要：ウェハプローブ試験、ダイシング、パッケージプロセス

4)微細化技術動向

・微細化トレンド、スケーリング則と寸法定義

・微細化トランジスタ構造（プレーナ構造からFinFETへ）

・微細化ロードマップ

・最先端Logic,SoC微細化にはEUV露光技術がKey

・DRAMは微細化限界へ

・NAND大容量化は3D NAND技術でブレークスルー

・先端パッケージ（実装）技術は3D化へ、 3Dパッケージ技術動向

5)まとめ

半導体技術の概要と動向

群馬大学電気電子工学特別講義Ⅱ集積電子回路工学

第452回アナログ集積回路研究会講演

2021.1.29

群馬大学協力研究員

東京電機大学非常勤講師

中谷隆之

2020年版

1

半導体の分類

半導体素子

個別半導体

光半導体

IC 集積回路LSI 大規模集積回路

ロジックIC/LSI

アナログIC/LSI

メモリIC/LSI

SoC/システムLSI

トランジスタ、ダイオードなど

LED（発光ダイオード）、フォトダイオード(受光素子）レーザダイオードなど

マイクロプロセッサ、マイコンなど

家電用、産業用、車載用、イメージセンサなど

DRAM、NAND/NORフラッシュメモリ,SRAMなど

デジタル家電用、携帯電話用、

産業用、車載用など

ロジック、アナログ、メモリ機能を１チップに集積

MPU MCU

汎用IC/LSI：幅広い分野で汎用的に使用可能な半導体。MPU、DRAMやNANDラッシュメモリなど

ASSP：特定分野で使用されるカタログ品。デジタルテレビ用やスマホ用LSIなど

ASIC：カスタム半導体。完全なカスタム品とASSPも含む場合もある。2

市場

WSTSによる半導体分類

WSTS（World Semiconductor Trade Statistics：国際半導体市場統計）

世界の半導体企業46社(2020.12現在)が加盟する組織。定期的に半導体出荷統計および市場予測を公開。

現在、ほとんどの半導体市場データは、このWSTS発表データがベースとなっている。

全半導体ディスクリートダイオード、小信号トランジスタ、パワートランジスタ、

整流器、サイリスタ、その他

オプト表示器、ランプ（LED),カプラー、イメージセンサ、レーザピックアップ、

レーザトランスミッタ、赤外線、その他オプト

センサ

全IC アナログ汎用アナログ：ｲﾝﾀｰﾌｪｰｽ、ﾊﾟﾜｰﾏﾈｼﾞﾒﾝﾄ、ﾃﾞｰﾀｺﾝﾊﾞｰﾀ、ｱﾝﾌﾟ/ｺﾝﾊﾟﾚｰﾀ

専用アナログ-：民生、コンピュータと周辺機器、通信、車、産業他

MOSマイクロ MPU,DSP、

MCU—4bit,8bit,16bit,32bit以上

ロジックバイポーラ、汎用ロジック、ゲートアレイ、ｽﾀﾝﾀﾞｰﾄﾞｾﾙ/FPGA、

ﾃﾞｨｽﾌﾟﾚｲﾄﾞﾗｲﾊﾞ、ｽﾍﾟｼｬﾙﾊﾟｰﾊﾟｽﾛｼﾞｯｸとﾏｲｸﾛﾍﾟﾘﾌｪﾗﾙ(ASSP）

MOSメモリ DRAM、NANDフラッシュ、SRAM,ﾏｽｸROM＆EPROM、その他

SoCは、ｽﾍﾟｼｬﾙﾊﾟｰﾊﾟｽﾛｼﾞｯｸとﾏｲｸﾛﾍﾟﾘﾌｪﾗﾙに含まれる

3

市場

水平分業化：IDM、ファブレスおよびファウンドリ

IDM：設計、製造、販売を全て自社にて行う

ファブレス：設計と販売のみ自社。製造はファウンドリ使用

ファウンドリ：半導体各社から製造のみ請け負う

IDM

Integrated Device

Manufacturer：垂直統合型デバイスメーカ

半導体産業の

ARM

Qualcomm

TSMC

Qualcomm

代表例代表例

Intel

http://pc.watch.impress.co.jp/docs/column/kaigai/20140627_655398.html 4

市場

2020年半導体売上高ランキングトップ15社(ファウンドリを含む)

https://news.mynavi.jp/article/20201127-1531754/

2020.11.27

・2020年度の売上1位はIntel,2位Samsung,3位TSMC

・ファウンドリ(TSMC)を除くと、SONYが15位（92億4300万ドル）

・2020年上期10位だった中国ファブレスHisiliconがランク外へ

市場

5

6

2020.12.1WSTS2020秋季予測:地域別半導体市場推移市場

・2020年の半導体市場は4331億ﾄﾞﾙ（約46兆4300億円）で、前年比+5.1%

コロナでのマイナス影響もあるが、5G需要やライフサイクル変化がプラス要因へ

・2021年は2020年の8.4%増4694億ﾄﾞﾙと予測

・メモリの市場変動を除くと、市場変動は穏やか。2020年はメモリが前年比+12.2%と大きく成長

ロジック（SoCなど）が+6.5%,Micro（MPU/MCU)が+2.0%,アナログが+0.0%と予測

もとデータ:WSTS2020秋季予測

Discrete,Opto,

Sensor0

50,000

100,000

150,000

200,000

250,000

300,000

350,000

400,000

450,000

500,000

2014 2015 2016 2017 2018 2019 2020 2021

469B㌦

433B

412

469

412

339

+13.7%

+21.6%

-12.0%+5.1%

+8.4%

予測

市場額

(Mﾄﾞﾙ

）

Memory

Logic(SoC)

Micro(MPU,MCU)

Analog

製品別半導体市場

汎用半導体の価格変動は激しい

・汎用品であるメモリ（DRAM,NAND)の価格変動は激しい

・DRAM(4Gb)は2018年秋の4.2㌦から2020年春には2.3㌦まで下落

・NAND(128Gb)は2017年5.3㌦をピークに2019年8月には2㌦まで下落

・劇的な価格競争に勝つには、コスト競争力

量産規模とスピーディな決断（大規模投資）が不可欠

市場

NAND価格推移単価(㌦）

2017 2018 2019 2020

１１月

128Gb高値

128Gb安値

64Gb安値

64Gb高値

スポット取引価格

DRAM価格推移単価(㌦）

4Gb高値

4Gb安値

10月

20202019201820172016201514

スポット取引価格

https://media.rakuten-sec.net/articles/-/29747?page=1

2020.11

7

(2014.9～2020.10)(2017.5～2020.11)

2019年メモリ金額シェア

市場 1082億ﾄﾞﾙ

DRAM+NAND

Kioxia:東芝NANDを分社WD: Western Digital

市場

メモリシェア

DRAM金額シェア(2020年2Q)

NAND金額シェア(2020年1Q)

Samsung

44.1%

SK Hynix

29.3%

Micron

20.8%

他5.8%

Samsung

33.3%

Kioxia

15.3%

WD

15.3%

Micron

11.2%

SK ynix

10.7%

Intel

9.9%

・SamsungがDRAMとNANDでシェア1位。メモリ全体で40%シェア有する。

ただ近年、メモリにてSamsungの戦略ミスや技術に陰りの指摘もある

DRAMでは技術的にMicronが1世代進みだした

NANDではSK HynixがIntelのNAND事業買収や,Kioxiaへの投資などの戦略打ち出す

NAND多層化で技術戦略ミスなど

8

https://eetimes.jp/ee/articles/2010/05/news060.html

2020.10.5

・2020年ファウンドリ市場は67.7Bﾄﾞﾙ。半導体市場全体の約16% （67.7B㌦/433B㌦）

ファウンドリ活用するLogic+Micro+Analog市場で見れば約29%がファウンドリによる

・2020年4Qの世界のファウンドリ市場シェアはTSMCが55.6 %、Samsungが16.%

・専業ファウンドリの売上高は2024年まで継続的に伸び、売上高は909億ドルに達する見込み

専業ファウンドリとはTSMC, UMC, Global Foundriesなど。 Samsungは非専業にあたる

・2014年の専業ファウンドリ市場の規模は427億ドルだったが、10年間で2倍に増加する

ファウンドリ市場の拡大市場

9

2014-2024年ファウンドリ市場予測

成長率

(%)

市場額

(Bﾄﾞﾙ

)

年間平均成長率CAGR=9.8%


・TSMCはレガシプロセス(0.25um～）から最先端プロセス(5nm)まで幅広く提供

2020年2Q以降Apple iPnode12向けA14プロセッサで5nmまで

・売り上げ額では最先端プロセス品の比率が高い

・16nmプロセス品はコストパフォーマンスに優れ需要が多い

・TSMCの売り上げの23%がApple(2020年予測）

市場

TSMCのプロセス別売上比率と売り先

TSMCのプロセス別売上比率(2020年1Q)

TSMCの売り先(2020年度予測)

Apple

22.7%その他32.0%

Qualcomm

9.6%

Hi Silicon

8.9%

Broadcom

8.0%

AMD

7.8%NVIDIA

6.1%

Mediatek

4.9%

10

ファウンドリtop

微細化によりコスト急上昇：TSMCウェハコスト

・10nm以降、半導体微細化によりウェハ製造コストは急上昇

・TSMCによる最先端5nmプロセスの300mmウェハ1枚あたいの販売価格は17,000㌦(推測）

これには設計コストおよびパッケージコストは含まれない

・Apple A14プロセッサのダイサイズ88mm2、歩留まり90%と仮定すると

ウェハ1枚で約700個、チップあたりのコストは約24㌦となる（実装、設計コスト除く）

https://www.eenewsanalog.com/news/ai-report-compares-5nm-and-earlier-node-wafer-costs

市場

TSMCの最先端5nmのウェハ1枚販売価格は17,000㌦（約180万円）

11

0

2,000

4,000

6,000

8,000

10,000

12,000

14,000

16,000

18,000

90 65 40 28 20 16/12 10 7 5

プロセス (nm)

ウェハコスト(

㌦/Wafe

r)

ウェハ1枚あたりの販売価格(TSMC)

10nm以降急激な上昇

1,650 1,9372,274

2,891

3,677 3,984

5,992

9,346

16,988ドル

2020年半導体企業買収案件 1月～10月で1171億ドル

9月 NVIDIAがARMを400億ドルで買収 2022年3月完了見込み

10月 ADIがMaximを210億ﾄﾞﾙで買収 2021年夏完了見込み

10月 SK-HynixがIntelのNAND事業を90億ﾄﾞﾙ買収 2021年後半完了見込み

10月 AMDがXilinxを350億ドルで買収報道

10月 MarvellがInphi(インファイ)を100億ドルで買収

インファイは光ファイバーによる高速データ通信用の半導体チップを製造

2020年半導体大型企業買収が増加市場

https://news.mynavi.jp/article/20201002-1363321/ 12

QualcommによるNXP

買収が中国承認おりずにキャンセル

https://news.mynavi.jp/photo/article/20201002-1363321/images/001l.jpg

13

・半導体、対中制裁で緊迫しTSMC,UMCなどの台湾勢に注文殺到。

半導体不足が車減産の引き金に

・コロナで車業界は春以降減産していたところに

秋以降車載半導体の注文が急増。

・TSMCはパソコン、ゲーム機、iPhone用などの

需要で繁忙。車載半導体ラインを転用した所。

・ラインを車載半導体に戻すのに時間かかる

・車載半導体プロセスは「ライン認定必要」で

代替えが難しい

・半面、車載用半導体は低価格で利益少ない。

・ルネサス車載半導体も28nm以降TSMC依存

・供給不足は2021年中は続く

PS5やXbox series Xの品不足原因

・TSMCによる半導体供給不足

・GDDR6歩留まりが悪い

・意外にも味の素が供給する高性能絶縁材不足

(Ajinomoto Build-up Film」が要因のひとつとか

半導体不足で世界中の自動車メーカーが軒並み減産市場

日経2021.1.20

インターポーザ基板に使用

・1971年世界初のマイクロプロセッサは、約2,300個のトランジスタが集積

・2020年発売のゲーム機(xBox Series x)ﾌﾟﾛｾｯｻでは153億個のトランジスタを集積

・2020年発売のApple Mac Pro 搭載M1プロセッサでは160億個のトランジスタを集積

半導体はムーアの法則で高集積化高集積化

14

ムーアの法則：Intel設立者の一人である

Gordon E. Mooreが1965年に集積度は18～24ヶ月(1世代）で2倍増加すると提唱。

http://japan.intel.com/contents/museum/processor/

10億個

1000個

トランジスタ数

ムーアの法則で集積度向上100億個

2年で2倍集積度向上

2020

様々な物質のサイズと半導体の微細化

インフルエンザウィルス直径約100 nm

現状の最先端LSIの最小加工寸法は、10nmレベル

1nm

100nm

10nm

1um

10um

100um

1mm

10mm

100mm

1m

1Å

現状の半導体加工寸歩

約30nm

最近のLSIではトランジスタ1個がウィルスより小さい！

10m

微細化

15

MOSトランジスタ(MOS FET)の構造MOSﾄﾗﾝｼﾞｽﾀの基本構造はバイポーラトランジスタに比べてシンプル。P型MOSとN型MOSがある。

N型MOSトランジスタの場合

・P型基板に、N型のソース領域（ウェル）とドレイン領域（ウェル）および薄い酸化膜上にゲート電極を形成

・ゲート印加電圧ないときは、ソースとドレイン間に空乏層が形成されソースとドレイン間は導通せず

・ゲートにプラス電圧印加すると、ゲート電極下に反転層（N層）が現れ、ソースとドレイン間にチャネル形成され導通

技術概要

P型MOSトランジスタ

チャネル

ゲート酸化膜

N型MOS トランジスタ

不純物の例N：リン(P)P：ボロン(B) など

ドレインソース

ゲート長 N型N型

シリコン基板P型ドレイン

ソース

ゲートチャネルソース・ドレイン間電流は、ゲート直下の表層（反転層）1-2nm程度の所を流れる。

絶縁酸化膜(SiO2)

ゲート（ポリシリコン）

16

CMOS回路でロジック回路形成

MOS: Metal Oxide SemiconductorCMOS: Complementary （相補型）MOS

これで半導体のすべてがわかる：秀和システム半導体のすべて：日本実業出版社

概要

ＣＭＯＳとはＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタから構成

入力Ｌｏ（ゼロレベル）だとＰ型ＭＯＳがＯｎＮ型ＭＯＳがＯｆｆすなわち出力がＨ（VDD電源レベル）

入力がH （VDD) だとＰ型ＭＯＳがＯｆｆＮ型ＭＯＳがＯｎすなわち出力がＬ（ゼロ）

入力と出力の論理が反転（インバータ）するデジタル回路

CMOSインバータ

電源

GND

CL CL

H HL L

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DRAM概要

“よくわかる最新半導体の基本と仕組み”に追記西久保靖彦著：秀和システム

・DRAMのメモリセルは、MOSトランジスタ1個とキャパシタ1個から構成される揮発性メモリ

・キャパシタに電荷が蓄積された状態を“１”、ない状態を“０”として記憶

・MOSトランジスタはキャパシタ電荷の記憶や読み出しのスイッチとして働く。

・例えば、16GビットのDRAMでは、160億個のメモリセルが1チップ上に作られている。

メモリアレイ

メモリセル

キャパシタ

MOSトランジスタ

MOSトランジスタ

キャパシタ

25fF→10fF

Dynamic Random Access Memory

18

フラッシュメモリ概要

・フラッシュメモリは、酸化絶縁膜（SiO2）に囲まれた浮遊（フローティング）ゲート電極内

電子蓄積でデータを蓄え、電源を切ってもデータは消えない不揮発性メモリ。

・ゲート電極に高電圧をかけ浮遊ゲートへの電子の“トンネル効果”を用いて書込む

制御ゲート

浮遊ゲートここに電子を閉じ込める

浮遊ゲート内に蓄積される電子数は約3,000個（20nm世代）

書込み消去ゲートとドレイン電極に高電圧を印加すると、ソース内の電子がドレイン電圧で加速されホットエレクトロンとなる。この内の一部電子が薄い絶縁膜をすり抜け（トンネル効果）浮遊ゲートに飛び移る。消去時はソースに高電圧印加すると浮遊ゲートから基板側に電子が飛び移る。

半導体のすべて日本実業出版社

微細化すると電子数は減少

Flash Memory

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半導体は、最先端の技術を駆使して非常に複雑な工程を経て作られる。

最先端の半導体工場ひとつを作るのに、数千億円かかる。

SEAJ／三菱電機資料

半導体製造プロセスの概要ﾌﾟﾛｾｽ概要

20

半導体の製造プロセス概要

１）LSI設計

CAD（EDA)ツール用いて回路設計し

原版マスクを作成

２）シリコンウェハ製造

シリコンを精製して、インゴッド

を作り、スライスしてウェハを

作成する工程

３）LSI製造（右図プロセス）

シリコンウェハ上に多数のLSIを

作り込む前工程は、300～400

もの多数のプロセス・ステップから

なっている。

後工程は、前工程により完成した

ウェハを試験し、切り離して

それぞれをパッケージに

搭載して最終検査までの工程

半導体・ICのすべて：電波新聞社菊池著

前工程拡散工程フロントエンド：FEOL 成膜（ウェハ工程）（下地工程）露光（フォトリソグラフィ）

(ﾄﾗﾝｼﾞｽﾀ工程）エッチング不純物添加

バックエンド：BEOL 熱処理（上地工程） CMP(化学機械的研磨）（配線工程）洗浄

↓Ｇ／Ｗ工程（ウェハプローブ試験）ウェハ特性チェック

↓後工程組立工程ダイシング

↓マウント↓

ボンディング↓封入↓

仕上げ工程メッキ↓

リード成型↓

選別・ＢＴ工程（試験工程）特性チェック↓

バーン・イン↓

特性チェック↓

検査工程（信頼性試験工程）入庫検査↓

信頼性試験↓

出荷検査↓出荷Note G/W:Good Wafer ,BT:バーンインテスト

ﾌﾟﾛｾｽ概要

21

最先端プロセスでは工程数は倍増

300nm

Chipworks社ﾃﾞｰﾀ 2004.1

SONY PSX用チップ：90nmﾌﾟﾛｾｽ（ｹﾞｰﾄ長45nm）

トランジスタ1個分

LSIの断面観察：電子顕微鏡写真

トランジスタ工程：FEOL front-end of line前工程プロセス

製造ﾌﾟﾛｾｽ

ゲート長

MOSトランジスタの基本構造


微細化に伴いMOSトランジスタは複雑化

22

Structural Analysis Sample Report Chipworks

表面の約1

0μm

にトランジスタと配線層が形成

約10μm

ﾊﾟｼﾍﾞｰｼｮﾝ

M8層

M7層

M4層

ﾄﾗﾝｼﾞｽﾀ

M9層

M6層

Si基板

45nm SOC M1～M9層銅配線(Cuメタル）

配線工程：BEOL back-end of line前工程プロセス製造

ﾌﾟﾛｾｽ

23

半導体はシリコンウェハ（直径300mm)上に

複雑な前工程を経て、数百チップ一括して作られる

完成したウェハから１チップづつ切り出す

LSIチップ

チップをパッケージに実装する。

写真はインテルホームページから

半導体テストシステム(ATE)で全数試験して良品のみ出荷

ウェハ上に一括して作られたチップを切り出し実装し試験後工程プロセスﾌﾟﾛｾｽ

概要

24

LSI設計フロー概要

試作（TEGなど)してデータ所得し設計データへﾌｨｰﾄﾞﾊﾞｯｸ

LSI設計はほとんどCAD（EDA)ツールにより行われる。

HDL言語設計(ﾊｰﾄﾞｳｪｱ記述言語）最近はＣ言語設計も増加シミュレーションで検証

論理合成ソフトにて、言語記述されたものが論理回路に変換される。シミュレーションで検証

ﾄﾗﾝｼﾞｽﾀレベルからデバイスレベルに変換されレイアウトに落とされる。シミュレーションで検証。

最終的に数十枚のマスク（原版）作成

論理機能の電気的仕様を満足させる回路構成（使用半導体プロセスによるトランジスタ構成など）を詳細に決定。

よくわかる最新半導体の基本と仕組み：秀和システム西久保著

TEG:Test Element Group

LSI

設計

25

最先端SoCでは80枚以上らしい

LSIの設計：言語設計

LSIの大規模化や機能（IP)再利用化により、言語設計が必須となった。

一般的に使用されるHDLには Verilog HDL と VHDL がある。


回路図記述言語（HDL)記述

入力

出力

機能

機能記述

入力出力記述

LSI

設計

26

描画前フォトマスク

（マスクブランクス：約150x150x6.4厚mm）

描画済フォトマスク

パターンレイアウトにより20-30層以上の

フォトマスクを作成。

フォトマスクは、石英ガラスに金属クロムが

80nmの厚みで塗布されたものを、マスク描画

EB露光装置にて露光。

マスクはｘ４サイズの原版となる。

最近の先端LSIでは、マスクセット1式が数億円

以上に達する。

LSIの設計：マスク製作

これで半導体のすべてがわかる：秀和システムおよびHOYAホ－ムページから

フォトマスク（マスクまたはレチクルとも言う）は、パターン露光用の原版。

LSI

ﾏｽｸ

27

最先端マスク作成には露光時間がかかるため、マルチビームEB露光装置が必要となつてきた

シリコンウェハ製造工程

1420度

石英

Arガス雰囲気中

多結晶シリコンから、結晶引き上げにて単結晶シリコンのインゴットを製造。

98～99％純度

99.9･･9%イレブンナイン純度(9が11個並ぶ純度）

１トンの金属シリコンを作るのに、1,500万Wの電力必要（ボーキサイトからAlを作るのとほぼ同じ電力）

厚さ７２５μmにスライス

細かい研磨剤による機械的作用と研磨溶液による化学的反応にて研磨

Wafer上に基準マーク（ノッチ、オリフラ）

Waferの位置＆結晶方位合せ用

これで半導体のすべてがわかる：秀和システム西久保著

ｼﾘｺﾝｳｪﾊ

28

多結晶

単結晶

シリコンウェハの大口径化

シリコン・インゴットとウェハ

生産性向上（コスト低減）のため、ウェハを大口径化してチップ取れ数を増大してLSI製造コストの低減が図られてきている。300mmウェハでのチップ取れ数例・NANDﾌﾗｯｼｭ：約 500個・DRAM ：約 1000-1200個

これで半導体のすべてがわかる：秀和システム半導体・ICのすべて：電波新聞社

ウェハの大口径化

300mmウェハ

200mm

150mm

300mmの次は450mmウエハ。量産開始は当初予定より大幅に遅れ、現在採用の目途見えず。

ｼﾘｺﾝｳｪﾊ

29

これを前工程プロセスで作る

LSIの断面模式図

トランジスタや配線層はシリコン基板表面上の数μmに作られる。


P層 P層N層 N層

N-MOSトランジスタ

Ｐ-MOSトランジスタ

前工程FEOL

30

前工程：トランジスタ工程

写真の焼付/現像と同じ

露光工程 vs 写真・マスク：撮影済フィルム・ウェハ：印画紙・レジスト：感光剤・露光：暗室での焼付け・現像：現像に相当。

x４ｻｲｽﾞの原版（フォトマスク）

を用い、トランジスタのＮ層

（またはＰ層）や配線層を

作り込む部分のシリコン表面

を露出させる。

それ以外の部分は酸化膜

（ＳｉＯ２）により覆われている。

（レチクル）

（アッシング）

ＳｉＯ２


（フォトレジストにはポジとネガタイプあり）

（フォトレジストはポジタイプ例）

Si表面を露出

前工程FEOL

31

不純物ソース例N型：Ⅴ属リン（Ｐ），ヒ素（Ａｓ）、

アンチモン（Ｓｂ）Ｐ型：Ⅲ属ボロン（Ｂ）

ＳｉＯ２

ＳｉＯ２

シリコン表面が露出した所に、

Ｎ層（またはＰ層）を作る不純物を

熱拡散やイオン注入にて

不純物添加する。

不純物は、シリコン露出した窓から

内部に拡散浸透している。

拡散終わったら、マスク材（ＳｉＯ２膜）

を除去し洗浄する。

新たに膜付（酸化膜や金属膜）を

生成し、新たなフォトマスクにより露光

し、この不純物添加工程を繰り返す。


前工程：トランジスタ工程前工程FEOL

N型シリコン基板

SiO2

P型不純物（イオン注入、熱拡散）

P層

32

配線プロセス

メタル配線構造（メタル配線 5層例）

エッチング法（従来方法）

金属薄膜を形成してフォトリソグラフィ

とエッチングにて配線パターンを形成

ダマシン法

下地の絶縁膜中に“配線溝パターン”を

形成した後、全面に金属薄膜を付け、

CMP装置で表面を平坦に研磨する。

ダマシン法では、表面の平坦性確保と

高信頼性が得られる。

またCu（銅配線）加工に必須な技術。

Ｃｕはエッチング加工が難しい材料の為。


絶縁膜（ＳｉＯ２）にＣｕが拡散するのを防ぐバリアメタルとしてTiN,TaNなどが使用される

前工程BEOL

33

Structural Analysis Sample Report Chipworks

ﾌﾟﾛｾｽ実例

1.6μm

最上層の配線層電源やGND配線用

前工程終了したウェハ：トランジスタ層と配線層 (45nmﾌﾟﾛｾｽ例）

配線層

Si

O2Pol

ySi

ｹﾞｰﾄ32nm

NiSi

ｻｲﾄﾞｳｫｰﾙ

Ni

Si

NiSi

ｻｲﾄﾞｳｫｰﾙ

Si

O2

トランジスタ部

34

ウェハ・プローブ試験


半導体試験装置(ATE)とプローバ装置を用い、チップに切り出す前のウェハ段階で

各ＬＳＩチップを試験し良否判定を行う。良品チップのみを次工程に流す。

後工程

ウェハ上の各チップ電極パッドに

探針（プロ－ブ）を接触し、

半導体試験装置(ATE）により

各チップの良否判定を行う。

35

ダイシング

粘着シートをはがす

Chip

粘着シート


ウェハプローブ試験されたウェハは、裏面研磨

され 300-400μm程度に薄くする。

1個1個の切り離しは、チップ周辺の約100μm

の“切り代”にそって、ダイサーでカットされる。

そして良品チップのみをパッケージ化する。

後工程

36

Note

パッケージ内2.5D/3D実装では数十μmまで薄化する

実装とボンディング

パッケージへの実装

図解半導体ガイド：東芝

LSI上のパッドとパッケージ・リードフレーム間をAuまたはCu 細線でワイヤボンディング接続

後工程

37

38

パッケージ（実装）後工程

https://eetimes.jp/ee/articles/1911/27/news034_2.html

昔はピン挿入型（DIP)そして表面実装型（QFP他）へ。そしてパッケージ内2.5D/3D実装へ

近年のパッケージ（実装）技術は小型化と多ピン化で多様化

ピン数1155~

2011ピン

マイクロプロセッサパッケージ

半導体の微細化トレンド微細化動向

・微細化は2003～2009年頃まで、約2～3年毎にx0.7倍で微細化が進んできた

すなわち同じチップ面積とすると、約2～3年で集積度が2倍向上

・32nm以降、微細化ペースが大幅ダウン。

・現在の論理LSI(MPUやSoCなど）のプロセスルール表記はITRSに準じていない。

39https://headlines.yahoo.co.jp/article?a=20190906-00057517-jbpressz-sci&p=1

論理LSI(MPUやSoCなど）でのプロセス呼称

半導体は、最小加工寸法が1世代（約2-3年）でx0.7倍づつ縮小（スケーリング）微細化

最近の最も微細な半導体プロセスは10nmレベル

微細化はスケーリング則による

nm

ITRS (国際半導体技術ロードマップ）

CAGR(2 yrs) = -15.9%

.7x/2yrs

微細化

ITRS:

International Technology Roadmap for Semiconductors 国際半導体技術ロードマップ

→10 →7 →5 →3

40

ITRS

ITRSによるDRAMとMPU/ASICの寸法定義

http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/pdf/1.2.pdf

ITRS2011 Executive Summary

DRAM

DRAMおよびMPU/ASICでの1/2Pitch（ｈｐ：ﾊｰﾌﾋﾟｯﾁ）は、

最下層メタル配線（M1)配線ピッチの1/2で定義

メタル配線

微細化ITRS

MPU/ASIC

Leff 実効ゲート長FET性能決める

L ゲート長

41

hp 16nmが微細化限界と言われた

ITRSによるNANDの寸法定義

http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/pdf/1.2.pdfITRS2011 Executive Summary

プレーナ型NANDフラッシュでの1/2Pitch（hp：ﾊｰﾌﾋﾟｯﾁ)は、

ポリシリコン（フローティングゲート）ピッチの1/2で定義

NAND

メタル配線

poly-si

微細化ITRS

42

トランジスタの微細化：デナードのスケーリング則

R. Dennard のｽｹｰﾘﾝｸﾞ理論(1974年）

・スケーリングファクタをS

・各ディメンジョンを1/Sに縮小

・動作電圧を1/S

として、チャネル電界を一定と

する理論。

微細化で顕在化しつつある問題

・短チャネル効果による

リーク電流増大の顕在化

・スケーリングによりゲート遅延は

短縮されるが、配線遅延増大が顕在化

短チャネル効果：ゲート長（L)が短くなり、ドレイン電界の影響が大きくなり、漏れ電流が増大する効果。

Device/Circuit parameter Scaling Factor

Device dimensions L, W, Tox 1/S

Doping concentration S～S1.5

Voltage 1/S

Field 1

Current 1/S

Gate Delay 1/S

Power dissipation/device 1/S3～ 1/S2

tox

L

W

Scaling 2S

スケーリング則はLSIの黄金則である

動作電圧も1/Sにする

東工大松澤先生講義テキストから

トランジスタのスケーリングパラメータ

微細化

微細化が進み、スケーリングパラメータが、右表から乖離してきた。例えば電源が1/Sで下がらないなど。

43

SiO2

ゲート

ソースドレイン

この実効 L長を短縮して高性能化してきた

MOS FETは微細化に伴い構造は複雑化

半導体とシステムＬＳＩ：菊池正典著日本実業出版社

実際のMOS FET断面90nmプロセスで実効ゲー長は47.5nm


微細化

もともとのMOSFETの構造はシンプルだった

微細化により複雑化

・130nm以降の微細化では、様々な性能劣化対策のためMOS FET構造が複雑化

・実効ゲート長（実効L長）によりトランジスタ性能（動作速度）が決まるため、最小加工寸法より

実効ゲート長を短くするプロセスが開発されてきた

44

最先端は3次元構造トランジスタ：FinFET

プレーナFET構造

Tri-Gate

チャネル

従来の2次元構造FETではゲート電圧でS-D間の電流を完全にON/OFF制御できなくなる。

このためチャネル周囲をゲートで囲うFinFETなどの3次元構造が必要となる

微細化微細化進むと、さらにMOS FET構造が複雑化

FinFETの次はGAA構造(3nm世代)Gate材料はグラフェンなど

Samsung資料

0.7V動作

Gate All Around

45

https://image.itmedia.co.jp/l/im/ee/articles/1905/17/l_mm190517samsung2.jpg

http://pc.watch.impress.co.jp/docs/column/kaigai/1076333.html#11_s.jpg

IntelのFinFETプロセス

Finの高さ：34nmFinﾋﾟｯﾁ：60nmFin幅：8nm

Finの高さ：42nmFinﾋﾟｯﾁ：42m

Finの高さ：53nmFinﾋﾟｯﾁ：34nm

第2世代(2013年～）第1世代（2011年～）第3世代(2017年～）

Gate

Drain

Source

SiO2

FinFET構造IntelはIEDM2006で22nmTri-Gate技術を発表

2011年に22nmで第1世代、2013年に14nmで第2世代、

2017年に10nmで第3世代量産開始

Intelの10nmは、フィンピッチが34nm、フィンの高さが53nm、

メタルピッチは最小で36nm、ゲートピッチは54nm

Intel10nmは他社のFinFET 7nmプロセスに相当

微細化

46

微細化ネックは配線層

https://eetimes.jp/ee/articles/1902/18/news024_2.html

Intel 10nm断面Cu配線の微細化とともに抵抗値が増大

バルク抵抗

Cuグレインによる散乱

サイドウォールによる散乱

粒子による散乱

側壁による散乱

・Intelの10nmは他社の7nmプロセス相当。ただIntelは微細化配線プロセスで問題抱えていると指摘

・微細化によりCu配線抵抗が増大。そこでCuからCoなどへの配線変更必要となる。

・今後の微細化ではトランジスタより

配線技術がますます問題となる。

Intel10nmプロセスの度重なる遅れの要因ともいわれる微細化

47

Intel Samsung TSMC TSMC

プロセス 10nm 7nm 7nm 5nm

配線ピッチ(nm) 36 36 40 30

ゲートピッチ(nm) 54 57 57 50

https://image.itmedia.co.jp/l/im/ee/articles/1902/18/l_mm3017_190219nano1.jpghttps://image.itmedia.co.jp/l/im/ee/articles/1902/18/l_mm3017_190219nano4.jpg

微細化ロードマップ

48

2018.11

https://pc.watch.impress.co.jp/docs/column/semicon/1165543.html

1X:19～18nm1Y:17～16nm1Z:15～14nmと推測される

次世代EUVEUV使用開始

多層化数

Logic数字は世代名称HP(ﾊｰﾌﾋﾟｯﾁ）相当ではない

DRAMはHP相当

2020年現在の量産先端プロセス

・LogicはEUV露光装置を本格的に使用した5nmプロセス(TSMC)

・DRAMは1Z(15～14nm)プロセス(Micron)

・NANDは3D NANDで128層世代(Micron）

ASML資料

微細化

48

2020年

49VLSI2020

今後の微細化ロードマップ VLSI2020 2020.12

IMECが示す微細化

主な微細化技術

プロセス世代

微細化によるコスト上昇

1ドルあたりのトランジスタ数（（対数軸）

設計と製造を同時に最適化

半導体プロセスや

デバイスの限界を、システムやアプリケーションを含めた最適化で乗り越える

IMECが1nmまでの微細化（スケーリング）ロードマップ提示

微細化によるコスト上昇で、1ドルあたりのトランジスタ数は減少する

IMEC. Interuniversity Microelectronics Centre - ベルギーに本部を置く国際研究機関

https://image.itmedia.co.jp/l/im/ee/articles/2012/10/l_mm201210_nanofocus_15.jpg

50

微細化FET構造のロードマップ

Complementary-FETGate All

AroundFET

・電界効果トランジスタ（FET）は、微細加工技術の進展により、高い性能と低消費電力を実現

・22nm世代になると「FinFET」と呼ばれる3次元的なゲート構造を持つFETへと進化

・さらにその発展型としてGAA（Gate All Around）構造が登場

・その先にあるのがCFET(Complementary-FET)構造と呼ばれる技術で、

n型FETとp型FETを上下に積層した構造。面積を大幅に縮小でき、高速化が可能となる。

出典産総研

微細化

CFET (IMEC資料）

EUV露光装置

51

・装置価格は1台150億円以上と極めて高価

・現状でも技術課題が多い

5nm,3nmと微細化には高NA光学系開発が必要

スループット向上のため光源の大出力化が必要。

逆に光学系やレチクルの寿命問題

マスク検査技術（装置）などの周辺技術対応

次世代EUVでは光

学系の高NA化が

必要で,レンズや光

学系の大型化が必

要となる

EUV光学系の概要

微細化は露光装置がKey

EUV光源

反射型マスク

反射光学系

光学系は真空内

EUV露光 ArF露光

IF:

ここで250W出力要求

EUV光250W得るのに1MWの電力必要とも電力効率0.02%

波長13.5nmのExtreme Ultraviolet（極端紫外線）光源使用

51

各社EUV導入見込み

・ファウンドリTSMCが2019年の7nm第2世代から、コンタクトとビア層でEUV使用開始

2020年、第2ステップでメタル層(M1)へ展開

・TSMCは2020年5nmプロセスでAppleのAプロセッサでEUV本格使用

・ 5nmのEUV工程を10レイヤーで使用と推測

露光スループットは112枚/H

・EUV装置の平均稼働率85％

http://eetimes.jp/ee/articles/1801/29/news066.html

EUV使用見込みプロセス

遅れに遅れたEUVがやっと量産適応微細化

SADP/SAQP：光露光装置（ArF液浸）のマルチプルパターニング52

EUVを使う工程レイヤー数7nm：5～6レイヤー5nm：10レイヤー以上3nm：20レイヤー以上

NXE:3400 (NA=0.33)ASML

http://image.itmedia.co.jp/l/im/ee/articles/1807/23/l_mm3017_180723asml2.jpg

53

EUV露光装置出荷台数と装置単価微細化

・EUV導入メーカはSamsung ,TSMC ,Intel.特にSamsungとTSMCが積極的

・ASMLは2018年に18台、2019年に26台,2020年31台のEUV装置出荷

・TSMCは2019年からEUVを7nm+プロセスで使用開始

2018年7～8台のEUVを使用して年間100万枚のテストウェハを処理し知見習得したとか

・2020年、TSMCが61台のEUV所有し主に5nmプロセスApple A14プロセッサ製造に使用

・ASMLのEUV露光装置製造能力が懸念。2021年には年間40～50台に拡大見込み

ASML

https://biz-journal.jp/2020/10/post_186637.html

EUV保有台数の予測

TS

MC

Sam

su

ng

Intel

露光装置価格(ASML)

・KrF:13億円

・ArF:68億円

・EUV

2019年販売平均：135億円

2020年販売平均：180億円

2020年4Q受注：230億円

高精度化で価格上昇

装置単価は2020年ASML業績資料から計算125円./ユーロで計算

54

微細化

次世代EUV露光装置 NXE:5000

2nm世代では、EUV露光装置光学系のNAを0.3から0.55へ高める必要がある。

NA=0.55で解像度は13nmから8nmへ向上

リリース時期は2022年頃の見込み。装置価格は1台250～300億円と推測される。

高NA装置では、光学系、光源、マスク、レジストなど多くの技術課題克服が必要

EUV技術はIMECと協業、キーとなる反射光学系はCarl Zeissによる

ASML資料

巨大なシステム

ASML

DRAMの大容量化DRAM

http://ascii.jp/elem/000/000/906/906770/index-2.html

100

80

60

40

20

0

比率(%)

8Gbit

4Gbit2Gbit

1Gbit

512Mbit

DRAM容量推移

2013年Intel IDF資料予測

・DRAMは約2年半で世代交代し、容量が2倍へ高集積化

・2016年、4Gbitから8Gbit世代に移行し2019年現在でも8Gbitが中心

・2020年現在の最大容量は16Gbit。DRAMの微細化による大容量化はほぼ限界。

・2020年現在のDRAM先端プロセスは、1Y(17nm)～1Z(15nm)

55

https://news.livedoor.com/article/detail/17193542/

2020

56

DRAM微細化ロードマップDRAM

ITRS：

International Technology Roadmap for Semiconductors）IRDS：International Roadmap for Devices and Systems

最近のDRAM構造

・ITRSが存在した2016年まで、DRAMは36nmから20nmまで、対数グラフでほぼ直線的

に微細化が進められてきた

・2017年以降のIRDSの時代になると、

ITRSの予測よりも、DRAMの微細化は

大幅にスローダウン

・DRAMはセルキャパシタの微細化がネック

DRAM微細化

IRDS

ｷｬﾊﾟｼﾀ

DRAMが微細化限界

57

Imec IEDM 2018https://pc.watch.impress.co.jp/docs/column/semicon/1156988.html

微細化DRAM構造（6F2）

この微細化が難しい

高密集キャパシタ

CD

Pitch

DRAM

10年前(25fF)からセル容量は大きく減少

プロセス 18nm 16nm 14nm 12nm

構造 cylinder pillar pillar pillar

セル容量 10fF 8fF 6fF 6fF

CD 38nm 26nm 19nm 13nm

Pitch 56nm 50nm 43nm 37nm

2019年現在

大容量/微細化DRAMの課題

・高密度キャパシタが微細化限界

DRAMでArFマルチパターニングが必要。今後EUV使用も

・高誘電率キャパシタ材料と微細化

・周辺CMOS回路のエリア縮小（HKMGやFinFET化）

・キャパシタ構造の見直し（シリンダからピラー型へ）

現在のシリンダー型では20程度のアスペクト比が

ピラー型では100近くまで増加

・高アスペクト比でプロセスは困難化

57

DRAM注目は4F2技術とEUV使用

58https://eetimes.jp/ee/articles/2007/07/news024.html

2020.7

VLSI 2020DRAMのスケーリング

DRAM

4F2実現GAA構造

ﾄﾗﾝｼﾞｽﾀの真上にキャパシタ形成

2回に分けて深穴を形成

微細化でキャパシタ容量確保するため、セルキャパシタを構成するシリンダのアスペクト比は、

10、15、20、34、50と次第に大きくなってきた。現在の最先端は1X、1Y、1Zあたり。

アスペクト比50.の先は、アスペクト比80となり、そのシリンダは、Multi-Stackで形成見込み

チップ内3D NAND BiCSの構造

BiCS概要：

電極膜と絶縁膜を交互に積層し、この積層構造を貫通する

孔をRIE（反応性イオンエッチング）を用いて一度にあける。

孔の側面にメモリ膜（トンネル絶縁膜、チャージトラップ膜、

ブロッキング膜）を形成し、孔をポリシリコンで埋める。

積層電極膜、孔の側面に形成したメモリ膜、孔を埋めたポリ

シリコンがチャネルとなり、セルが多層に一度に形成される。

(ソース) (ドレイン)ﾁｬﾈﾙ

制御ゲート

ﾁｬｰｼﾞﾄﾗｯﾌﾟ膜

ﾌﾞﾛｯｷﾝｸﾞ絶縁膜

トンネル絶縁膜

チャージトラップ型NANDフラッシュ

BiCS構造

2007年東芝発表

NAND NANDは3D化で微細化問題をブレークスルーした

59

3D NANDで驚異的な大容量化へ

60

・大手NAND3社（Samsung, Kioxia：旧東芝、Micron)は3D NANDの技術改題克服し歩留まり向上

・多値化(TLCからQLCへ)また高階層化(90層以上）により１チップ1Tbit量産へ

・2023年にはQLC(4bit/セル）多値化+512層で8Tbit/チップのロードマップが示された

512層8Tbitチップを薄化・16枚積層16TB・これを16個2.5ｲﾝﾁSSD

に実装すると256TBhttps://pc.watch.impress.co.jp/docs/column/semicon/1139321.html

ティア：64層化するのに32層ｘ2回行う

NAND

多値化SLC:1bit/セルMLC: 2bit/セルTLC: 3bit/セルQLC: 4bit/セル

60

61

NANDのメモリ密度の増加のトレンド IMW2020

, IMW2020, Tutorials PART 1

多値化(MLC,TC,QLC)NANDフラッシュメモリの密度トレンド

1998年128Mbit(MLC)から、2019年1.33Tbit(QLC)までで、

1mm2あたりのメモリ密度は10,000倍に増加

3D NANDの要素プロセス技術

・64層以上の高層化はMulti Stack化でブレークスルー。512層までのロードマップが現れた

・高アスペクト比を持つ、膨大な深穴のエッチング加工（エッチング加工に約1時間）と

膨大な深穴壁面への多層膜形成プロセスがポイント。エッチング装置など製造装置が進化した

https://pc.watch.impress.co.jp/docs/column/semicon/1202490.html#photo004_l.jpg

64層3D NAND (BiCS)での微細化技術

NAND

アスペクト比が約50

層数増えると穴径は微細になりアスペクト比が上昇

62

https://pc.watch.impress.co.jp/img/pcw/docs/1202/490/html/photo011_o.jpg.html

3D NANDのメモリセル形成に必要なドライエッチング工程

1.深孔加工用のハードマスク加工（Hard Mask Open）

2.チャネルホールの深孔加工（Chanel Hole）

3.ゲートトレンチ（溝）の加工（Gate Trench）

4.階段状のコンタクトホール（Staircase Contact）

この中で、2.のチャネルホールの深孔加工が特に難しく、長時間のエッチング時間を必要とする。

例えば、64層の3D NANDで、ウエハー1枚当たり約1時間かかる

10万枚/月のウェハを処理するのに

400～500のエッチングチャンバが必要


数十層を超えるエッチングは1回では困難。そこで128層(layer)を2～3回に分けて行う。2019年8月Samsungは136層を1Tire（別名1ｽﾀｯｸ）で実現とした発表。

NAND

63

ポストDRAM/NANDの本命は見えず

・NANDは3D NANDの多層化で今後も大容量化の道筋見えた。

・半面DRAMの微細化、大容量化は難しい。16Gbitで停滞。

・ポストDRAM（MRAM/STT MRAM,ReRAM,PCM,FeRAMなど）なかなか技術/コスト課題解決見えず

・注目を浴びたIntel+Micronの3D Xpointメモリ(128Gbit 20nmﾌﾟﾛｾｽも苦難の様子

https://news.mynavi.jp/photo/article/moore-2/images/007l.jpg

3D化で1Tbitへ 128Gbit

16Gbit

16TB

Word線とBit線の交点

（ｸﾛｽﾎﾟｲﾝﾄ）にメモリセル形成。3D化が容易

クロスポイントメモリー

メモリ素子としてPCM

ReRAM

MRAM

STTMRAM

64

2.5D/3D実装技術

STRJ/ITRS

TSV

PoP

微細化が大幅なコスト増をまねくため、パッケージ内2.5D,3D実装技術が注目

最適なプロセスで作成された複数チップを1パッケージ内に実装

WL :

Wafer Level

実装技術

65

66

3次元実装技術の例3D

実装

メモリパッケージ

プロセッサパッケージ

ワイヤボンディング

基板

半田ボール

PoP(Package on Package)

現在のスマホ用プロセッサとDRAMでは、ほとんどこのPoP実装技術が使用されている

TSVはSi基板を薄化して、基板上下を貫通する穴を開け、Si基板を積層して接続する技術

TSV

TSV課題・深穴加工技術と加工コスト・微細化チップでTSV占有エリアがコストUp要因

SONYは積層型CMOSイメージセンサでTSV用い量産中

TSV（Through silicon Via:シリコン貫通ビア）

半導体プロセスで再配線基板（インターポーザ基板）を使用する例も増加

東京エレクトロンIR資料から

多様化する半導体技術まとめ

微細化技術新材料や新しい構造

ポストDRAM&NAND

3D実装技術

・従来技術による微細化（More Moore)の行き詰りから、多様化(More than Moore)へ

・微細化は露光装置(EUV）がキー。しかし技術およびコスト問題は相変わらず未解決

・NANDは3D化で大容量化のブレークスルーしたがDRAMは完全に行づまり

・微細化コストの上昇から2.5D、3D実装技術が注目

67

2020 半導体技術の概要と動向 - gunma university€¦ ·...

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