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Resumen— El problema dado consiste en la construcción de un reloj digital que posea interfase al computador, la cual debe utilizarse para visualizar los tiempos del propio reloj. Luego, se ofrecen 3 soluciones que van ordenadas de menor a mayor en la escala de integración de sus componentes internos. Así pues, finalmente se logra deducir cual fue el mejor método.

I. INTRODUCCIÓN

L siguiente informe está enfocado principalmente a la descripción y uso de las nuevas tecnologías de la

electrónica digital. Se presenta la solución del problema en 3 formas distintas. Dentro de cada punto, aparece el esquema o la lógica principal a utilizar, además se describe su construcción. Finalmente, se comparan por medio de simulación los rangos de frecuencia del funcionamiento1 de cada dispositivo.

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II. DESCRIPCIÓN DEL PROBLEMA

Diseñar un reloj digital, el cual posea conexión a la computadora.

A. Grados de libertad.

Elegir entre utilizar interfase serial o paralela para el tema de la comunicación del dispositivo.

Los componentes pueden ser de baja, media o alta integración, se eligen de acuerdo a la necesidad a solucionar.

La información en el computador puede ser leída desde cualquier software capacitado para dicha acción.

No se exige que sea de presición, por lo que se pueden implementar los bloques contadores con código binario (vale decir, las transiciones pueden tener más de un cambio y no afectarán mayormente los resultados).

La familia de componentes puede ser TTL o CMOS puesto que para estos fines no influye.

Se puede utilizar cualquier lógica, en este caso utilizaremos lógica positiva, y el sistema de cambio será el flanco de subida.

B. Condiciones mínimas impuestas para una fabricación óptima.

El software a utilizar para las simulaciones debe estrictamente cumplir con los Estándares internacionales, vale decir, debe trabajar con librerías SPICE.

La simulación de los puertos debe ser realizada estrictamente con software que posea entrada y salida.

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1Se hace referencia a la frecuencia de los relojes internos de cada máquina

III. SOLUCIÓN DEL PROBLEMA

Tras hacer los análisis pertinentes al enunciado del problema, se comienza por plantear un esquema de trabajo, el cual se tomará como referencia para la construcción de los prototipos.

A. Diseño de reloj digital a base de componentes básicos.

Simulación de la lógica aplicada utilizando Electronic Workbench® V5.12.

Análisis de los retardos internos utilizando ORCAD®10.3.

B. Diseño digital del reloj en una FPGA XILINX® spartan-3.

Diseño de reloj digital por medio de bloques lógicos y Verilog.

Simulación de la placa vía software XILINX® ISim.

C. Diseño de reloj digital por medio del PIC 16F628A.

Diseño del programa interno del PIC por medio del lenguaje BASIC y el software MPLAB®.

Actualización del firmware en el PIC y simulación del circuito mediante el software Proteus®.

D. Estudio de la comunicación de cada prototipo con el computador.

Estudio de la conexión al computador del primer y segundo reloj.

Comunicación del 3° reloj y lectura del puerto serial vía software VSP® y Serial Watcher®.

E. Estudio de lo relojes internos de las 3 máquinas anteriores.

F. Ventajas entre fabricar el reloj con componentes de alta integración con respecto a elementos básicos.

IV. DISEÑO DE RELOJ DIGITAL A BASE DE COMPONENTES BÁSICOS.

A. .Creación y ensamblaje de los componentes.

Proyecto de Microelectrónica: Fabricación de un Reloj digital con interfase al computador.

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Fig. 1. Esquema de diseño “Contador de decenas” y “contador de sextas”.

Principalmente, este dispositivo se diseña a base de 3 tipos de contadores, los cuales se ubican sucesivamente en forma de cascada. La fabricación de cada contador sigue los algoritmos estandarizados para el diseño de circuitos secuenciales sincrónicos (apéndice A) y su fabricación se hace por medio de flip-flop J-K y puertas AND (además de una compuerta NAND) siguiendo una de las 3 secuencias (Fig.1).

Luego de tener los contadores diseñados, se prosigue con la unión de los bloques según la figura (Fig.2) para así codificar las señales y enviarlas a displays de 7 segmentos por medio del integrado 7448 (dicho integrado es un conversor de binario a código 7segmentos).

Fig. 2. Distribución de los bloques internos del reloj.

El modelo de flip-flop J-K utilizado es 7473, a pesar que no incluye entrada preset, se pueden cambiar sus valores al generar un pulso por medio de un interruptor conectado a la entrada de reloj de un segundo. Las compuertas utilizadas son de la misma familia (AND utilizado 7408 y NAND utilizado 74132, todos TTL) y se logra apreciar la distribución del contador básico sincrónico en la figura (fig.3).

Fig. 3. Bloque “contador de 0 a 9” (decenas).

B. Análisis de frecuencia y retardos internos.

La frecuencia máxima de funcionamiento viene regida por el flip-flop, puesto que es el elemento que resiste menor nivel frecuencial (15 MHZ). El resto de los componentes, tan solo se rigen, por la demora de su tiempo interno de propagación (apéndice B).

Tras tener el diseño completo, se realiza un estudio a los retardos de un solo contador en el momento de una transición significativa (en donde cambia la mayoría de sus bits). El gráfico de retardos resultó ser el siguiente (Fig.4).

Fig. 4. Gráfico de los retardos bloque “contador de 0 a 9” (decenas).

Continuando, al hacer un análisis gráfico de los tiempos de retardo, el bloque “contador de 0 a 9” posee un retardo del orden de 40 nanosegundos (40.014 ns) por lo que se puede deducir el tiempo de retardo de todo el circuito, desde que entra el pulso de reloj, hasta que se recibe la señal en el visor de 7 segmentos. Analizando el caso del cambio de la hora 11:59:59 a 00:00:00 la fórmula de retardo se describe de la siguiente forma (guiándose por la Fig.2):

Retardo. (25°C)

seg, min, hor : Salida de segundos, minutos y horas.segundos, minutos, horas: Nombre de los bloques lógicos de Fig.2.clk1: Pulso de reinicio del contador de segundos.clk2: Pulso de reinicio del contador de minutos.

Tabla 1. Referencias de fórmulas (1), (2) y (3)

V. DISEÑO DIGITAL DE UN RELOJ EN UNA FPGA XILINX® SPARTAN.

Tras tener desarrollado en la parte anterior un plano de funcionamiento interno del reloj, se procede con el diseño en una FPGA XILINX-3 (apéndice C) y el software de diseño ISE®11. La forma de implementar circuitos digitales por los medios anteriores, poseen 2 formas: esquema y programa.

A. Diseño de reloj digital por medio de bloques lógicos y Verilog.

De la forma esquemático, se puede apreciar que en la figura (Fig.5) la estructura básica es casi la misma, a excepción que los bloques contadores ya vienen diseñados con sus propias lógicas internas (Fig.6). No se han implementado aun los visores de salidas externas de

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[1] Salida Unidad de segundos[2] Salida decena de segundos[3] Salida Unidad de minutos[4] Salida decena de minutos[5] Salida Unidad de horas[6] Salida decena de horas

[1]Análisis de los retardos por medio de buses de datos ordenados del menos significativo al mas significativo.[2]Análisis de retardos bit a bit ordenados del menos significativo al mas significativo.

información, el reloj de entrada, ni los botones de configuración de la hora, puesto que de esto se encargarán los periféricos2.

Fig. 5. Distribución de los bloques internos del reloj en la FPGA.

Fig. 6. Lógica del contador utilizado dentro del programa ISE® 11 (Inc.: incremento).

También lo anterior se pudo haber realizado de una forma más óptima vía lenguaje verilog, el cual es del tipo HDL3 y su compilación depende de un módulo que describe el reloj de funcionamiento (apéndice D).

B. Análisis de frecuencia y retardos internos.

La frecuencia máxima de funcionamiento viene dada por el diseño programado dentro de la FPGA Spartan-3 (la frecuencia máxima de funcionamiento de esta familia es de 164.962MHz). En este caso, como se trata de un diseño simple, el funcionamiento será muy cercano a la frecuencia de la placa misma puesto que la utilización de componentes es mínima (Tabla.2). Ahora, como indica la figura (Fig.7.) se analiza por medio del software ISim® los retardos internos de la placa en la transición mas significativa (23:59:59 a 0:00:00). Se puede apreciar que en dicha transición, los retardos duran alrededor de 60ns, lo cual es muy similar al retardo de un solo flip-flop utilizado en la sección anterior.

2 Se refiere a circuitos ya programados que se pueden acoplar de manera externa para los fines deseados.

3 Hardware Description Language

Tabla.2. Utilización de los componentes dentro del FPGA.

[1]

[2]

Fig. 7. Simulación de la FPGA y sus retardos de respuesta a un reloj de 0.2us.

Ahora con respecto a la parte de los visores, tan solo basta con acoplar (a los pines de salida del FPGA físico) un periférico que contenga una pastilla 7448 y un display de 7 segmentos. No habrá problemas con el tema de los retardos puesto que, como se mencionó anteriormente, a un periodo de 1 segundo no habrá mayores errores.

VI. DISEÑO DIGITAL DE UN RELOJ EN UN PIC 16F628A.

Ahora, se procede con la programación de un integrado mas elaborado llamado PIC (apéndice E) el cual se puede programar por diversos lenguajes para hardware (C, Assembler, Basic, etc.) del tipo secuencial.

A. Diseño del programa interno del PIC por medio del lenguaje BASIC y el software MPLAB.

Se elige fabricar el firmware del integrado por medio del lenguaje Basic, el cual es muy intuitivo y sencillo de utilizar. Además, el algoritmo es muy similar al utilizado en las secciones anteriores (Apéndice F). Luego de tener completas las órdenes, se compilan y traspasan al formato .HEX (el cual es un formato que posee las ordenes en el lenguaje propio del PIC) vía software MPLAB, para así poder ingresar la

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información al PIC. Esta acción se puede realizar por medio de una placa programadora de PIC sin inconvenientes, puesto que el propio chip al poseer una memoria del tipo FLASH interna, le permite desenergizarse sin mayores inconvenientes, para luego poder situarlo dentro del diseño. En nuestro caso, se decide simular todo el proceso por medio del software Proteus® 2008. Puesto que el integrado, puede por sí mismo, entregar información concordante con el protocolo de comunicación serial (Apéndice G) (Fig.8), lo cual, facilita mucho las cosas para lo que es la interacción con el computador vía puerto rs232 (DB-9). Se hace énfasis en que este tipo de dispositivos se utiliza para la construcción de codificadores de entrada paralelo y salida serial (o viceversa).

Fig. 8. Salida de respuesta en forma serial a distintos niveles de baudios.

Ahora, se muestra en la figura (Fig.9) el PIC16F628A con sus periféricos correspondientes.

El visor LCD MILFORD-2X16-BKP, el cual posee integrado, un PIC codificador de protocolo comunicacional serial a protocolo interno (de respuesta del visor) (apéndice H).

El puerto de comunicación serial por el cual se enviará la información al computador, utilizara el modo de comunicación SIMPLEX.

Los interruptores (configuración hora y minutos), que realizan un cambio al contar un segundo de movimiento, pueden presionarse ambos a la vez, puesto que el PIC analiza en primera instancia el cambio de minutos y luego el cambio de horas dentro de cada ciclo.

RA7/OSC1/CLKIN16

RB0/INT 6

RB1/RX/DT 7

RB2/TX/CK 8

RB3/CCP1 9

RB4 10

RB5 11

RB6/T1OSO/T1CKI 12

RB7/T1OSI 13

RA0/AN0 17

RA1/AN1 18

RA2/AN2/VREF 1

RA3/AN3/CMP1 2

RA4/T0CKI/CMP2 3

RA6/OSC2/CLKOUT15

RA5/MCLR4

U1

PIC16F628A

ERROR

TXD3

RXD2

CTS8

RTS7

DSR6

DTR4

DCD1

RI9

P1

COMPIM

BAT14

CAMBIO DE MINUTOS

BAT24 CAMBIO DE HORA

VSS

RXD

VDD

LCD2

MILFORD-2X16-BKP

P1(TXD)

U1(RB2/TX/CK)

Fig. 9. Reloj digital implementado con un PIC16F628A.

Ahora falta por configurar la velocidad de comunicación con el computador y el visor. El baud rate4 del visor, funciona a 9600[signal/sec], y el envío de información serial al computador se realizará a una velocidad de 2400[signal/sec] (Fig.8). Entonces se prosigue en colocar las velocidades correspondientes dentro del pin de salida del PIC. Las únicas precauciones que se deben tomar son las de no exceder la velocidad máxima de lectura de la información

4 Tasa de baudios o Baudaje, cantidad de señales por segundo.

y que ambos dispositivos (emisor y receptor) estén sincronizados a una igual velocidad de transferencia (Fig.10).

Fig. 10. Coordinación entradas y salidas al mismo baudaje.

B. Actualización del firmware en el PIC y simulación del circuito mediante el software Proteus®.

Tras tener el firmware creado con el software MPLAB®, se arma el circuito esquemático en el simulador principal. Para cargar el firmware a la placa PIC, tan solo basta con actualizar las propiedades internas del componente (apéndice I). Luego se procede con iniciar la simulación (Fig.11) mostrando las respuestas de la salida por puerto serial y la comunicación del PIC con el visor LCD. El circuito posee un tiempo mínimo de activación para empezar a funcionar. No aparecen las fuentes de poder en el esquemático, puesto que el programa ya las incluye activadas por medio del simulador PROSPICE®.

Finalmente, la ventaja de este circuito (sin mencionar la ventaja del tamaño que utiliza) es que no se producirán horas erróneas, en comparación con los dos diseños anteriores, aunque no sean perceptibles a baja frecuencia, en alta frecuencia son notorias las transiciones (todo esto dentro de la tasa de velocidad y baudios utilizados). En esta forma de comunicación no hay problemas de retardos, puesto que toda la información de “la hora actual” se envía simultáneamente y no por partes como ocurría con los primeros circuitos.

Señal [1] y [2] dentro de la misma escala temporal

[1] Señal enviada al computador a 2400 [signal/sec][2] Señal enviada al visor LCD a 9600 [signal/seg]

Fig. 11. Simulación del circuito prototipo n°3.

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Sal1: salida habilitada para el protocolo serial.Sal2: salida habilitada al visor LCD.

[1] Circuito el reloj digital con PIC16F628A[2] Visor LCD MILFORD-2X16-BKP [3] Computadora[4] Cable serial-to-serial rs232

[1]

[2]

VII. ESTUDIO DE LA COMUNICACIÓN DE CADA PROTOTIPO CON EL COMPUTADOR.

A. Estudio de la conexión al computador del primer y segundo reloj.

Para el primer diseño es necesario implementar un codificador, el que puede convertir el byte de los segundos, el byte de los minutos y los 6 bit de la hora a la forma serial. Este circuito conversor vendría a ser de la siguiente forma (Fig.11), para una comunicación SIMPLEX, lo compone un integrado llamado MAX3232 (apéndice J), el cual se encuentra en el mercado. Su función consiste en ubicar de forma serie los pulsos que se obtienen del reloj digital y enviarlos por la línea Rxd (del receptor) del puerto serie al computador.

Fig. 11. Codificador paralelo-serie teórico.

Para el FPGA existe un conversor similar, el cual se acopla directamente a los pines de salida periférica. Este puede estar compuesto por un MAX3232 o un PIC (pueden ser varios PIC programados y ubicados de la manera correcta dependiendo de la cantidad de bits necesarios), donde codifica la información y la envía al computador (Fig.12).

Fig.12. Conversor serie paralelo fabricado por un PIC que transfiere asincrónicamente 9 bit.

[1]

[2]

[1] Arreglo para una mayor cantidad de entradas a un bloque PIC.[2] FPGA con un conversor externo incorporado.

Fig. 13. Codificador paralelo-serie con PIC.

No se profundiza mayormente en la comunicación de las primeras 2 máquinas, puesto que se utiliza como reloj definitivo la tercera máquina por su sencillez y simplicidad.

B. Comunicación del 3° reloj y lectura del puerto serial vía software VSP® y Serial Watcher®.

Teniendo el reloj armado y completo, se procede con la comunicación realizada vía puerto serial de forma SIMPLEX. Se conecta el cable virtual por medio del software VSP®6.0 y luego se sincroniza el puerto de entrada y el de salida al simulador principal. Posteriormente, se configura la lectura del puerto por medio de Serial Watcher®, el cual es una aplicación encargada de leer la entrada serial señalizada, ya sea con un codificado hexadecimal, decimal o ASCII. Se configuran los baudios en ambos extremos para que no tengan conflictos con la lectura y escritura de la información y se compara el visor del hardware (simulado en Proteus®) con lo que entrega la simulación por el software Serial Watcher (Fig.14).

Fig. 14. Simulación, reconocimiento de hardware y lectura de datos.

VIII. ESTUDIO DE LO RELOJES INTERNOS DE LAS 3 MÁQUINAS ANTERIORES.

Al primer circuito se le diseña un oscilador de Pierce, con una compuerta inversora schmitt trigger (4584), por lo que su impedancia interna responde a la ecuación (4), la cual está basada en el modelo equivalente del cristal (Fig.15).

.… (4)

Fig. 15. Modelo equivalente del cristal con su símbolo.

Además su frecuencia de oscilación será la utilizada en paralelo, y viene dada por la ecuación (5). Se agrega que dentro de un cristal, la frecuencia en paralelo es mayor o igual que la frecuencia resonante en serie. Lo que implica que la componente reactiva del cristal viene dada por la ecuación (6).

5

….. (5)

…. (6)Procedemos a armar nuestro oscilador, que incluye a la compuerta NOT Schmitt Trigger retroalimentada positivamente como indica la figura (Fig.16.[1])

X1

CRYSTAL

C125p

C225p

R2

1meg

1 2

U1:A

4584

[1] [2][1] Modelo del oscilador utilizado con los respectivos valores de los componentes.[2] Determinación gráfica de la frecuencia de oscilación en un oscilador de Pierce.

Fig. 16. Oscilador de Pierce.

Y finalmente se utiliza la restricción propia del tipo de oscilador que se necesita, que está dada por la ecuación (7), e indica que la frecuencia de oscilación deberá ser tal que debe cumplir la igualdad.

…. (7)Tras hacer los cálculos necesarios, y realizar los ajustes

pertinentes por medio del simulador, se obtiene que la frecuencia de oscilación que es muy próxima a la del cristal, con una variación del 0.33% (oscila a 4000132hz). Y para colocarla a frecuencia de un hertz, es necesario colocar en su salida, divisores de frecuencia fabricados por medio de flip-flop, de la misma forma que en el contador de la sección IV se divide el pulso e reloj para medir la hora.

Ahora, al FPGA se le puede acoplar este pulso de reloj, o utilizar el que incluye la placa sobre la cual está montada, que por lo general, es un astable de alta presición.

Al PIC16F628A también puede acoplarsele un pulso externo en la Terminal RA7, se debe incluir en su código fuente, inmediatamente después de incluir las librerías, la línea “_XT_OSC” la cual habilita un pulso de reloj externo. Internamente el PIC posee un pulsador astable (similar al 555) de mediana a alta precisión (pulso de 4MHz).

IX. VENTAJAS ENTRE FABRICAR EL RELOJ CON COMPONENTES DE ALTA INTEGRACIÓN RESPECTO DE ELEMENTOS BÁSICOS.

Después de haber analizado en profundidad las tecnologías, queda por concluir que el reloj menos óptimo fue el 1°, puesto que producía horas erróneas entre las transiciones (imperceptibles para el ojo humano) y su frecuencia de funcionamiento es de las más bajas puesto que

debía excitarse cada componente por separado y al poseer cables externos, también poseen un tiempo mínimo de retardo. El reloj fabricado con la FPGA entregaba horas erróneas en las trancisiones, pero resistía una mayor frecuencia de funcionamiento por su alto nivel de integración. Cabe resaltar que las horas erróneas se producen porque se codificó en lenguaje binario, entonces las trancisiones no producían un cambio instantáneo (entre 0111 y 1000 por ejemplo, un bit a la vez). Así pues, el PIC resultó ser el resultado más óptimo, puesto que al poseer comunicación de forma serial, fue fácil enviar la información al computador. Se destaca también que el PIC fue configurado para escribir la información en formato ASCII, por tanto el computador al momento de leerla, debía poseer un codificador ASCII, que se incluye en el software Serial Watcher®.

Referencias:

[1] Carlos A. Reyes, “Microcontroladores, programación en BASIC”,2° edición.

[2] Hans H. Rautenberg, “Diseño de circuitos digitales”, Edición actualizada, año 2005.

[3] J. C. Savant, “Diseño electrónico”, segunda edición.[4] http://www.alldatasheet.com

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Apéndice A: Desarrollo del diseño de los contadores con FF.

Fig. A. Diagrama de estados.

Las líneas rojas indican cada uno de los 3 diagramas de estados.Se procede con el diseño del contador de 0-9.Lo haremos que cuente en binario:

Estado actualABCD

Próximo estado

0000000100100011010001010110011110001001

0001001000110100010101100111100010010000

Luego, no hay estados equivalentes, se procede con los mapas de excitación:

CD\AB 00 01 11 1000 000

00100

1000

01 0001

0101

1001

11 0011

0111

10 0010

0110

FF -FF -FF -FF (notar que están ordenados de mas significativo a

menos significativo).

De los cuales se pueden obtener las ecuaciones características de entrada a cada uno de los flip-flop.

FF =B C D

FF = D C

FF = D

FF = 1

Pulso de Reset = A C

: representa un Y lógico

Finalmente se eligen los FF y se conectan como en la siguiente figura:

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Apéndice B: Características de los componentes básicos.

DM7473 Flip-flop de Maestro - esclavo Duales J-K

DM54132/DM74132 Puertas Cuádruples NAND de 2 entradas con el Gatillo de Schmitt.

DM-7408 Puertas cuádruples 2- puntos de entradas AND

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7448: Este dispositivo convierte datos de entrada BCD en las señales de control para las exhibiciones de 7 segmentos.

Apéndice C: Características chip FPGA.

La familia Spartan-3E FPGA ofrece de 100.000 a 1.6 millones de puertas de sistema.

Bloques Lógicos Configurables (CLBs) contienen más tablas de Consulta flexibles (LUTs) que la lógica de instrumento de

elementos de almacenaje usados como flip-flop o pestillos. CLBs realizan una amplia variedad de funciones lógicas así como almacenan datos.

Bloques de Entrada/Salida (IOBs) controlan el flujo de datos entre los pines de entrada - salida y la lógica interna del dispositivo. Cada IOB apoya el flujo de datos bidireccional más la operación de 3 estados. Apoya una variedad de normas de señal, incluyendo cuatro normas diferenciales de alto rendimiento. La Doble Tarifa de datos (DDR) registros es incluida.

La Nexys-2 es una poderosa plataforma de diseño de sistemas digitales confeccionada alrededor de la FPGA Xilinx Spartan 3E. Con 16Mbytes de fast SDRAM y 16Mbytes de Flash ROM, la Nexys-2 es muy adecuada para procesadores embebidos como el Xilinx’s 32-bit RISC Microblaze™. El puerto USB2 de alta velocidad presente en la placa, junto con una colección de dispositivos de entrada/salida, puertos de datos y conectores de expansión, permite que un amplio abanico de diseños puedan ser completados sin la adición de ningún componente adicional.

Se muestra su estructura real:

Apéndice D: Programa del FPGA en Verilog.

Se crea en lenguaje VERILOG el mismo dispositivo reloj, sin aplicarle el estimulo del reloj, Este lenguaje al funcionar, activa todos los ciclos al mismo tiempo, a una sincronía del pulso de reloj.

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Apéndice E: Características del PIC16F628A.

Es comercializado en 3 versiones que trabaja a velocidades de reloj diferentes, 4 MHz, 10 MHz y 20 MHz. Aquí se utiliza el que trabaja a 4MHZ.

Diagrama de pines de entrada y salida:

Esquema interno del PIC:

Característica de los pines utilizados

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Acoplaje de reloj externo: RB6/T1OSO/T1CKI/PGC correspondiente al pin 12 RB7/T1OSI/PGD correspondiente al pin 13

Apéndice F: Programa en Basic del pic

INCLUDE "modedefs.bas" ‘_XT_OSCcmcon=7 'convierte puertos A-> digitales

S var byte M var byteH var byteS=0M=0H=0

casa:S=S+1pause 1000 '-> periodo un seg, reloj interno chip a 1 megahz

if S==60 then S=0 M=M+1endifif M==60 thenM=0H=H+1endifif H==24 then H=0

SerOut PORTb.2,T9600,[254,1] SerOut PORTb.1 , T2400 , [#H,":",#M,":",#S] '->salida en forma serial SerOut PORTb.2,T9600,[#H,":",#M,":",#S]

if porta.3==1 then H=H+1'->control set de tiempoif porta.4==1 then M=M+1

GoTo casa

'T2400 envia caracter ASCII a 2400 baudios‘T9600 envía carácter ASCII a 9600 baudios

Apéndice G: Protocolo comunicación serial

Es un tipo de comunicación que envía por una sola linea, byte por byte de información, y depende de la velocidad de lectura y escritura entre emisor y receptor.

Posee 3 modos de comunicación, en los que se encuentran:

SIMPLEX: El envío de información es en un solo sentido (se ejemplifica como la estación de radio con el radio-receptor).

HALF-DUPLEX: La información ocurre en ambos sentidos pero no a un mismo tiempo (Se ejemplifica con los transmisores WALKING TALKING).

FULL-DUPLEX: La transmisión de información ocurre al mismo tiempo de manera bidireccional (Se ejemplifica con la telefonía móvil).

Aquí se muestra la norma de comunicación RS-232 que incluyen los computadores. En la figura se muestra la transferencia de la letra “D” a 2400 baudios en código ASCII (equivalente al número binario 01000100) sin bit de

paridad aun tiempo de envío de 416 :

Luego el receptor debe revisar constantemente cada 208 el bit de

arranque para seguir leyendo información.

Apéndice H: Visor LCD MILFORD-2X16-BKP.

Este tipo de visor, solo puede mostrar hasta dos líneas de 8 carácteres. En la siguiente figura, se muestra la estructura interna del display:

Características de reloj que posee:

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Despues de recibir la información, la codifica al lenguaje de la matriz de LCD, que en el fondo es como tener una matríz de leds:

Apéndice I: Cargar el firmware del PIC en el Simulador principal.

Apéndice J: MAX 3232Su rango de funcionamiento es entre los3V a 5,5V de alimentaciónFrecuencia máxima de transferencia de información: 250 k[bit / s].

Tiempos de propagación:

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