vhdl tutorial

Download VHDL Tutorial

Post on 26-Jun-2015

441 views

Category:

Documents

4 download

Embed Size (px)

TRANSCRIPT

1. VHDL Genel Bak ve Uygulama Alan

Donanm nedir ?

Ne tr tanmlamalar yaplr ?

Donanm Tanmlama Dili [Hardware Description Language (HDL)] = Donanm modelleme iin programlama dilidir.VHDL bir donanm tanmlama dilidir. Donanm kelimesi,bir taraftan kiisel bilgisayarlar gibi geni bir ierii tanmlamak iin kullanlsada dier bir taraftan kk mantk kaplar ve onlarn iindeki entegre devreleri tanmlamak iin de kullanlr. Bu nedenle donanmn ilevselliinin farkl tanmlar bulunmaktadr. Kompleks sistemler genellikle dardan gzlemlenebilir davranlarla tanmlanmaktadr. Soyut davransal modeller(abstract behavioural models) implementasyon detaylarn gizlemek iin kullanlr.Bu rneimizde, yazdrma protokol yazdrma istei(PRINTREQUEST) geldiinde gerekleir. Bu istek bir buton yada bir yazlm komutu,vb. olabilir.Dier taraftan temel bir mantk kaps sadece bir ikili sistem(boolean) eitliiyle tanmlanabilir.Bu ok ksa ve kesin bir tanmlamadr. VHDL dili,tam bir uygulama dizisinden ve genel olarak bir donanmsal(saysal) modellemeden ibarettir.

1.1 HDL Uygulamalar (1)

Donanm tanmlama dilinin uygulama alanna bir gz atalm: Uygulamaya en iyi kant belkide bir sistemin davranal geliiminin biimsel modellemesidir. Sistematik olarak yanl anlalmalar ve yorumlamalar ortadan kaldrlm olmaktadr. VHDL in kendi kendine dokmantasyon(selfdocumenting) zellii ile VHDL modeli sistem dokmannn standart bir biimde hazrlanmasn salar. Donanm tanmlama dilinin byk avantajlarndan biride kodunuzu adm adm altrabilmenizdir. Prensipte, zellemi bir programlama dilinden baka bir ey deildir.Biimsel bir modeldeki kodlama hatalar yada sistemdeki kavramsal hatalar simlasyon altrlarak bulunabilmektedir. Oluturduunuz modeldeki farkl giri deerlerine gre sisteminizin verdii yant simlasyonla gzlemlenebilir ve analiz edilebilmektedir. Gelitirme srecinde, tanmlama biz rn retene kadar bize gittike daha kesin sonular vermektedir. Genel tanmlamalardan ayrntl tanmlara (otomatik)dntrme ilemine sentez(synthesis) denir. Mevcut sentez aralar donanm tanmlama dilindeki spesifik elemanlar tmleik devrelerdeki standart elemanlarla eletirmektedir.Bu adan, donanm sisteminin genel yaps nceki almalar kullanlarak oluturulabilinir. Yazlmdestei, bu iyiletirme admlarn desteklemektedir.

1.1.1 HDL Uygulamalar (2)

Ek olarak, donanm tanmlama dilleri tasarmn yeniden kullanlabilmesini salamaktadr. Basit elektronik elemanlara benzer ekilde, direnler gibi, uygun HDL modeli birok tasarm/projede yeniden kullanlabilinir. Bunun sk olarak kullanm ekli gereken fonksiyon bloklarnn(makrolarn) model ktphanesi altnda toplanmas eklindedir. Tasarm mhendisi iin tek kst varolan modllerin seimi deildir ayrca bazen sentez aralar da kst olabilir.

1.1.2 Kullanmn Sralanmas

Tasarm(design) sreci herzaman belirtim(specification) faz ile balar: Tasarlanacak eleman ilevine, boyutuna ve arayzne uygun ekilde tanmlanmaldr. Son rn ne kadar karmak olsa da tasarm genelde, basit metotlarla, kat kalem kullanlarak yaplr. Daha sonra, sistem seviyesindeki i ie modller tanmlanmaldr. Kendi iindeki etkileimleri tam olarak tanmlanmaldr ve arayzler( giri, k,veri biimi), saat hz ve sfrlama(reset) mekanizmas belirlenmelidir. Bu bilgiler elimizde bulunduu zaman tam bir devre simlasyon modeli gelitirilebilinir. Standart bileenlerin davran modelleri sisteme ticari model gelitiricilerin ktphaneleri ile entegre ediliebilinir . Bylece tm sistem hali hazrda simule edilmitir. Mantk seviyesinde(logic level), tasarlanan modellerin tm sentezleri tanmlanr. VHDL yapsnn tutarl bir altkmesi kullanld srece, ticari sentez programlar soyut model tanmlamalarndan boole fonksiyonlarn tretebilir ve onlar ASIC kap ktphanelerinin elemanlar veya FPGAin ayarlanabilen mantk bloklar ile eletirebilir. Son olarak, spesifik ASIC teknolojisi iin devrenin yerleimi netlist tanmlamalarndan gelen dier aralarla oluturulmu olunur. Herbir dk soyutlama seviyesi iin gei, fonksiyonel dorulama ile kantlanmaldr. Bu maksatla, tanmlama simlasyonun alabilecei herbir giri deeri iin modln verdii yantlar ile karlatrlarak simule edilir. Bu adan VHDL, sistem seviyesinden(system level) kap seviyesine(gate level) dizayn faz iin uygundur.

1.2 VHDL e Ksaca Gz Atalm ok Yksek Hzda Tmleik Devre Donanm Tanmlama Dili (Very High Speed Integrated Circuit Hardware Description Language )

Dijital sistem modelleme Koutzamanl(concurrent) and ardk(sequential) deyimler Bilgisayarca okunur (machine-readable) belirtim Tasarm sresi(design lifetime) > Tasarmc sresi (designer lifetime) Kii ve makine okunur dokmantasyon

Uluslararas Standartlar

IEEE Standart 1076-1987 IEEE Standart 1076-1993

Analog ve karma sinyal uzants (Analogue- and mixed-signal): VHDL-AMS

IEEE Standart 1076.1-1999

LRM(Language Reference Manual) Dil Referans Elkitabndaki dilin salt tanmlanmas

Uygulama veya metodoloji iin standart yoktur

VHDL gelitirme ilk olarak Amerikan Savunma Departman tarafndan balatlmtr. Onlar, donanm tanmlamak iin, bilgisayar ve insanlar tarafndan ayn anda okunabilir olacak ve gelitiricileri yapsal ve anlalr kod yazmaya zorlayacak, yani kaynak kodun kendisi bir tr belirtim dokman (specification document) olarak sunulabilinecek bir dil istemekteydiler. Ayrca kompakt yapdaki kompleks fonksiyonlar modelleyecek ardk deyimleri desteklemelidir. 1987 de, VHDL Amerikan Elektrik ve Elektronik Mhendisleri Enstits(IEEE) tarafndan ilk resmi gncelletirilmesi 1993 ylnda yaplarak ilk kez standartlatrld. Dosya ileme prosedr dnda bu iki standart birbiriyle uyumludur.Dilin standard(Language Reference Manual (LRM)) Dil Referans Elkitab ile tanmlanmtr. VHDLi analog ve karma sinyal dili elemanlar iin ykseltme abalar ile yeni ve zor bir dneme girilmitir. Bu ykseltmeye VHDL-AMS ( a nalogue- m ixed- s ignal) denir ve VHDL onun bir st kmesidir. Saysal mekanizma ve metotlar bu eklenti ile deiiklie uratlmamtr. u ana kadar,sadece analog ksm iin simlasyon yaplabilmitir nk analog sentez birok snrl artlardan etkilenen ok kompleks bir problemdir. Karma sinyal simulasyonu, u ana kadar henz tam olarak zlememi dijital ve analog simulatrlerin senkronizasyon sorununun stesinden gelebilmelidir.

1.2.1 VHDL Tarihesi 70lerin ilk dnemi: lk grmeler 70lerin sonlar: htiyalarn tanmlanmas 82nin ortalar: IBM Intermetrics ve TI ile gelitirme anlamas 84n ortalar: Versiyon 7.2 86nn ortalar: IEEE Standard 1987: DoD IEEE.1076 standardna adapte oldu 88in ortalar: CAE reticileri desteklerini arttrd 91in sonlar: Revizyon 1993:Yeni standart 1999: VHDL-AMS eklentisi

VHDL srekli gelien ve deien bir dildir. Orijinal standarttan resmi IEEE standardna gelmesi 16 yl srmtr. Dokmanlar komiteden getiinde standardn her 5 ylda bir gncelleneceine dair karar alnmt. lk gzden geirmenin sonucu 1993deki gncellenmi standartt. Bu standart geliim karar dnda eklentiler iin ek aba harcanmtr. Bu eklentiler, geni apta ihtiya duyulan veri tipleri ve alt programlara ait rnek paketler ( std_logic_1164, , numeric_bit, numeric_std, ...), veya zel VHDL altkmelerinin rnein sentez altkme IEEE 1076.6 tanmn iermektedir. Son eklenti ise VHDL-AMS ad verilen analog tanmlama mekanizmasn standartlatran eklenti idi.

1.2.2 VHDL Uygulama Alan Donanm tasarm

ASIC: teknoloji eletirme(mapping) FPGA: CLB eletirme PLD: daha kk yaplar, hemen hemen tm VHDL kullanm Standart zmler, modeller, davransal tanmlamalar, ...

Yazlm tasarm

VHDL - C arayz (ara-spesifik) Temel aratrma odaklar (donanm/yazlm etkileimli tasarm)

VHDL temelde Entegre Devrelerde Spesifik Uygulamalarn(Application Specific Integrated Cicuits (ASICs)) gelitirilmesinde kullanlr. VHDL koddan kap seviyesi netliste(gate-level netlist) otomatik dntrme aralar ilk zamanlarda gelitirilmeye balanmt. Bu dnm sentez olarak adlandrlr ve uanki tasarm srecinin ayrlmaz bir parasdr. Programlanabilir aygtlarn(Field Programmable Gate Arrays (FPGAs)) kullanmnda birok sorun mevcuttur. lk admda, boole denklemleri VHDL tanmlamalarndan tretilmektedir,hedef teknolojinin ASIC mi yoksa FPGA mi olduunun bir nemi yoktu.Fakat imdi, bu boole kodu FPGAin ayarlanabilir mantk blounun(configurable logic blocks (CLB)) bir paras olmak zorundadr. Bu, ASIC ktpanesine eletirmekten daha zordur. Bir dier byk problem FPGA in darboaz olan CLBnin i ie bal mevcut kaynaklarnn ynlendirilmesidir. Sentez aralar kompleks tasarmlarn stesinden olduka iyi bir ekilde gelirken, genellikle sadece vasat(suboptimal) sonular elde ederler. Bu nedenle VHDL neredeyse tamamen fazla karmak olmayan programlanabilir mantk aralarnn(Programmable Logic Devices (PLDs)) tasarmnda kullanlr. VHDL hedef teknolojilerden bamsz olarak model sistem davranlarna uygulanabilir. Standart zmler iin bu kullanldr, rnein; mikrodenetleyiciler(micro controllers), kodlayc/kodzcler iin hata dzeltimi ve hedef ortamnda yeni bir aygt(RAM aygtlarnda) benzetimi yapabilmek (simulate) iin. Aratrmann u an gelien alanlarndan biri de donanm/yazlm co-designdr. En ilgin soru ise sistemin hangi blm yazlmda gerekletirilecek hangi blm donanmda gerekletirilecektir. Kesin kstlar ise maliyetleri ve gsterdii performansdr.

1.2.3 ASIC Gelitirme

VHDL model gelitirme fonksiyonel snrlaryla zamanlama davrannn belirtimleriyle balar. Bazen davransal VHDL modeli buradan tretilir, nk sentezlenebilir koda genelde buradan itibaren ihtiya duyulur. VHDL kodun fonksiyonaliteye uygunluu simle ve kontrol edilebilinir. Eer model beklenen davran gsteriyorsa, VHDL tanmlamas sentezlenebilecektir. Bir sentez arac belirlenmi ASIC ktpanesinden uygun kap ve ikidurumluyu(flip-flop) fonksiyonel tanmlamaya uyacak ekilde yeniden retir.Sentez prosedr iin olmazsa olmaz ey en uzun yol boyunca bulunan ( herbir flip-flopun kyla dierinin girii arasndaki) kap bekleme srelerinin saat periyodundan daha ksa olmas gerekliliidir. ASIC ktpanesinin elemanlaryla oluturulmu bir model var olduu srece, kap seviyesinde bir simlasyon gereklenebilir. imdi kaplar ve yaylma sreleri(propogation delay) hesaba katlmak zo