skripta - digitalna tehnika

DIGITALNA TEHNIKA DIGITALNA

TEHNIKA DIGITALNA TEHNIKA DIGITALNA TEHNIKA DIGITALNA











TEHNIKA DIGITALNA TEHNIKA wertyuiopasdfghjklzxcvbnmqw

Digitalna tehnika skripta za internu upotrebu

JU MJEŠOVITA SREDNJA ELEKTROTEHNIĈKA ŠKOLA

TUZLA

Omerdić Jasmina & Zulfić Edin

Tuzla, Septembar 2010. godine

1 Digitalna tehnika 3

1. UVOD

1.1 ANALOGNI I DIGITALNI SIGNALI

1.2 PRENOS BINARNIH SIGNALA

1.3 INTEGRALNI DIGITALNI SKLOPOVI

1.4 SISTEMI ZA DIGITALNO UPRAVLJANJE

Razvoj i primjene digitalnih sklopova povezuju se s razvojem poluprovodniĉke tehnike i

digitalnih raĉunara. Mogućnosti današnjih raĉunara nezamislive su bez tehnoloških dostignuća u

razvoju poluprovodniĉke tehnike i digitalnih sklopova. Uz raĉunarsku tehniku digitalni sklopovi

postupno imaju sve veću primjenu u ostalim podruĉjima tehnike: mjernoj tehnici, audiotehnici i

videotehnici, komunikacijama te upravljanju industrijskim i drugim procesima. Primjena digitalnih

sklopova se posebno raširila u posljednje dvije decenije prošloga stoljeća. Danas je njihova primjena u

svim podruĉjima tehnike nezaobilazna. Zahvaljujući primjeni digitalnih sklopova, mogućnosti

pojedinih ureĊaji razvijene su do mogućnosti i svojstava nezamislivih do unatrag nekoliko godina.

Još prije nekoliko godina digitalni fotoaparat i fotografija u usporedbi sa fotografijom

dobijenom klasiĉnim refleksnim fotoaparatom nisu bili vrijedni spomena. Danas je kvaliteta digitalne

fotografije ravna fotografiji dobijenoj klasiĉnim fotoaparatom, a mogućnosti obrade digitalne fotogra-

fije raĉunarom i kapaciteti digitalnih medija za snimanje su neuporedivi. Dok se na klasiĉni film moţe

snimiti 36 fotografija, na digitalni ih se medij moţe snimiti nekoliko stotina. Digitalne snimke mogu se

memorisati na druge medije i time osloboditi medij za snimanje novih fotografija. Moţe se reći da je

praktiĉno kapacitet digitalnih medija za snimanje fotografija neograniĉen. Da bi klasiĉna fotografija

ugledala svjetlo dana, potrebno je sloţenim hemijskim postupkom provesti razvijanje filma i zatim isto

tako sloţenim postupkom izraditi fotografije što većina pojedinaca nije u mogućnosti samostalno

obaviti. Rezultat snimanja na digitalni medij odmah je vidljiv na monitoru digitalnoga fotoaparata,

moţe se pogledati na monitoru raĉunara ili projekcijskom platnu, a kvalitetnu fotografiju moguće je

izraditi samostalno kvalitetnim štampaĉima, cijenom dostupnim velikom broju ljudi.

Do sliĉnih zakljuĉaka moţe se doći uporeĊujući analogne i digitalne nosaĉe zvuka,

gramofonsku ploĉu poznatu po kratici LP i optiĉki nosaĉ zvuka popularno zvan CD, analogno i

digitalno snimanje pokretnih slika (VHS i DVD) itd. Ukupni kapacitet gramofonske ploĉe u prosjeku

iznosi oko 50 minuta muzike snimljene na obje strane. Kapacitet optiĉkog nosaĉa zvuka je 80 minuta

muzike snimljene samo na jednoj strani nosaĉa. Gramofonska ploĉa izuzetno je osjetljiva na

mehaniĉka oštećenja i već nakon nekoliko slušanja uz najpaţljiviji postupak gubi na kvaliteti

(smanjuje se frekvencijski opseg i rastu popratni šumovi). Dimenzije optiĉki snimljenoga digitalnoga

nosaĉa zvuka iznose oko petine gramofonske ploĉe. Kvalitetni ureĊaji za reprodukciju gramofonske

ploĉe skupi su i neki njihovi dijelovi (gramofonska igla) podloţni brzom trošenju. Današnji kvalitetni

ureĊaji za reprodukciju optiĉki zapisanoga zvuka cijenom su kudikamo pristupaĉniji i neusporedivo

duţega vijeka trajanja.


1.1. ANALOGNI I DIGITALNI SIGNALI

Analogni mjerni instrument (slika 1.1.) pokazuje vrijednost mjerene veliĉine otklonom

kazaljke koji je proporcionalan mjerenoj veliĉini. Mjerena veliĉina na ulazu analognog instrumenta

je analogni signal. Osnovna osobina analognog signala je njegova neprekinutost (kontinuiranost).

Digitalni mjerni instrument (slika 1.2.) pokazuje vrijednost mjerene veliĉine brojĉano, tj. ciframa.

Otud i potjeĉe naziv za digitalne signale, sklopove, instrumente i sisteme (engl. digit znaĉi znak).

Mjerena veliĉina na ulazu digitalnog instrumenta najprije se pretvara iz analognog signala u

digitalni. Digitalni signal ĉine kombinacije diskretnih stanja promatrane veliĉine, tj. impulsi. Ako

se radi o naponu, onda on moţe imati jednu od samo dvije moguće vrijednosti. Te vrijednosti su

najĉešće 0 volta i U volta.

Slika 1.1. Analogni mjerni instrument Slika 1.2. Digitalni mjerni instrument

Na slici 1.3.a prikazan je sinusoidni napon amplitude 6 V. Digitalni prikaz amplitude tog

napona pokazan je na slici 1.3.b. Vidi se da u digitalnomu signalu napon moţe poprimiti jednu od

svega dvije moguće vrijednosti. To su vrijednosti visokog nivoa H (od engl. high) i vrijednost

niskog nivoa L (od engl. low). Vrijednosti napona izmeĊu nivoa H i L signal ne moţe imati.

Naponi niskog i visokog nivoa mogu odstupati od nominalnih vrijednosti pa se govori o

podruĉjima niskog i visokog nivoa (slika 1.4.). Praktiĉne vrijednosti napona niskog nivoa iznose

izmeĊu 0 i 0,8 V, a visokog nivoa izmeĊu 2 i 5 V.

Slika 1.3. Analogni i digitalni signal

Slika 1.4. Područja napona u digitalnim

sklopovima


Dio digitalnog signala u kojem napon prelazi iz vrijednosti niskog nivoa u vrijednost

visokog nivoa naziva se rastuća ili prednja ivica impulsa (engl. leading edge). Dio digitalnog

signala u kojemu napon prelazi iz vrijednosti visokog nivoa u vrijednost niskog nivoa naziva se

padajuća ili zadnja ivica impulsa (enhl. trailing edge). U stvarnosti je potrebno odreĊeno vrijeme

da napon od vrijednosti niskog nivoa poprimi vrijednost visokog nivoa i obrnuto. Ta vremena

nazivaju se vrijeme porasta tr (engl. rise time) i vrijeme pada tf (engl. fall time).

Vrijeme porasta je vrijeme koje je potrebno da napon od vrijednosti koja iznosi 10%

amplitude impulsa dostigne vrijednost od 90% amplitude impulsa. Vrijeme pada je vrijeme koje je

potrebno da napon od vrijednosti koja iznosi 90% amplitude impulsa dostigne vrijednost od 10%

amplitude impulsa.

Vrijeme trajanja tw impulsa, odnosno širina impulsa (engl. pulse width) je vrijeme koje

protekne od trenutka kad napon dostigne iznos 50% od amplitude impulsa pa do trenutka kad

napon padne na iznos 50% od amlitude impulsa (slika 1.5.).

Slika 1.5. Idealni i stvarni oblik impulsa

Ako se naponu niskog nivoa dodijeli cifra 0, a naponu visokog nivoa cifra 1, digitalni

signali mogu se prikazati pomoću cifara binarnoga brojnoga sistema pa se takvi signali nazivaju

binarnim. Cifre binarnog sistema nazivaju se bitovi. Iz primjera sa slike 1.3. vidi se da se digitalni

signal prikazuje pomoću skupa bitova. Osnovni skup bitova naziva se rijeĉ. Veliĉine rijeĉi u

digitalnim sistemima mogu biti 8, 16, 32 i više bitova. U praksi je uobiĉajen naziv bajt (engl. byte)

za skup od 8 bitova.

1.2. PRENOS BINARNIH SIGNALA

Binarni signali mogu se prenositi serijski ili paralelno (slika 1.6.). Pri serijskom prenosu

bitovi digitalnog signala prenose se jedan za drugim. U intervalu od t0 do t1, prenosi se prvi bit, u

intervalu od t1 do t2 drugi bit itd. Pri paralelnom prenosu prenose se svi bitovi digitalnog signala

istovremeno. Svaki bit signala ima svoju prenosnu liniju. Prednost serijskoga prenosa je potreba

jedne prenosne linije, a nedostatak sporiji prenos. Za paralelni prenos potrebno je više linija ali je

prenos brţi. Primjer serijskoga prenosa digitalnih signala je izmeĊu raĉunara i miša, a paralelnoga

izmeĊu raĉunara i štampaĉa.


Slika 1.6. Prenos binarnih signala

1.3. INTEGRALNI DIGITALNI SKLOPOVI

Digitalni sklopovi danas se proizvode iskljuĉivo u integralnoj izvedbi. Sve komponente

sklopa izvedene su na jednoj ploĉici silicija zatvorenoj u odgovarajuće kućište. Kućišta mogu biti

razliĉitog oblika s razliĉitim brojem prikljuĉaka (izvoda), plastiĉna ili keramiĉka. Sama kućišta

znatno su većih dimenzija od integralnog sklopa. Ograniĉenje u izvedbi integralnih sklopova je broj

prikljuĉaka. Ovisno o broju ulaza i izlaza koje ima logiĉki sklop, u jedno kućište moguće je

smjestiti jedan osnovni logiĉki sklop ili više njih.

Slika 1.7. Primjeri izvedbe kućišta integralnih Slika 1.8. Raspored izvoda integralnog

digitalnih sklopova digitalnog sklopa


Ĉesti oblik kućišta integralnih sklopova je dvolinijsko kućište (engl. dual-in-line package,

skraćeno DIP, slika 1.7a). Sve više se proizvode digitalni sklopovi u kućištima za tehnologiju

površinske montaţe (engl. surface-mount technology, skraćeno SMT). Nekoliko tipova takvih

kućišta prikazano je na slici 1.7b.

Danas se proizvodi mnogo razliĉitih sklopova u jednom kućištu, od osnovnih logiĉkih do

ĉitavih ureĊaja. Osnovni integralni logiĉki sklopovi sadrţe manji broj integralnih elemenata (do

100) i nazivaju se sklopovi niskog stepena integracije (engl. SSI, skraćeno od Small Scale

Integration).

Sloţeniji integralni sklopovi (brojaĉi, registri, dekoderi) sadrţe veći broj integralnih elemenata (od

100 do 1000) i nazivaju se sklopovi srednjeg stepena integracije (engl. MSI, skraćeno od Medium

Scale Integration). Još veći broj elemenata (od 1000 do 100000) sadrţe sklopovi visokog stepena

integracije (engl. LSI, skraćeno od Large Scale Integration), meĊu njih spadaju memorije i

mikroprocesori.

Sklopovi s više od 100000 integralnih elemenata nazivaju se sklopovima vrlo visokog stepena

integracije (engl. VLSI, skraćeno od Very Large Scale Integration). Tu spadaju memorije i

mikroprocesori. U posljednje vrijeme proizvode se sklopovi s još većim brojem elemenata koji se

svrstavaju pod naziv sklopovi ultra visokog stepena integracije (engl. ultra large scale integration,

skraćeno ULSI).

Svi integralni digitalni sklopovi mogu se svrstati u nekoliko skupina. Za sklopove unutar

neke skupine karakteristiĉno je da su prilagoĊeni za meĊusobno spajanje, što omogućuje relativno

jednostavnu gradnju sloţenih digitalnih ureĊaja.

Skupine integralnih sklopova s bipolarnim tranzistorima poznate su pod nazivima TTL i

ECL, a skupine s unipolarnim tranzistorima su CMOS i NMOS. O osobinama digitalnih sklopova

pojedinih skupina govori se u trećem poglavlju kad se obraĊuju skupine integralnih sklopova.

Pri radu s integralnim sklopovima neophodno je poznavati raspored prikljuĉaka ili

dijagram spajanja (engl. pin connection diagram, pin assignment, pin description, pin

configuration). Iz njega se vide funkcije izvoda integralnoga sklopa. Postupak brojenja izvoda za

DIP kućišta vidi se iz prikaza na slici 1.8.

Prikljuĉci oznaĉeni sa Ucc, odnosno Vcc (engl. voltage) i GND (engl. ground) sluţe za spajanje

zajedniĉkoga napona napajanja za sve sklopove unutar jednoga kućišta. Na prikljuĉak Vcc spaja se

pozitivni pol izvora napajanja, a na prikljuĉak GND negativni pol.

1.4. SISTEM ZA DIGITALNO UPRAVLJANJE

Poopšteni i pojednostavnjeni prikaz digitalnog ureĊaja, odnosno sistema za digitalno

upravljanje pokazan je na slici 1.9. . Odvijanjem nekoga procesa mijenjaju se njegove

karakteristiĉne veliĉine. To mogu biti pomak, brzina, temperatura, pritisak, protok itd. Osjetilo

(senzor) mjeri te promjene i šalje ih analogno-digitalnom pretvaraĉu. AD-pretvaraĉ daje signalu

digitalni oblik nakon ĉega signal dolazi u raĉunar na obradu. Da bi raĉunar mogao obaviti potrebnu

obradu, mora mu se staviti na raspolaganje potrebna programska podrška (softver) kojim se

odreĊuje što i kako se u promatranom procesu mora mijenjati. Digitalni signal se iz raĉunara

dovodi u digitalno-analogni pretvaraĉ koji ga vraća u analogni oblik. Signal se dovodi na izvršni

ĉlan, koji će u ţeljenom opsegu djelovati na promjene u procesu.


Slika 1.9. Opšti prikaz sistema za digitalno upravljanje


2. LOGIĈKI SKLOPOVI I LOGIĈKA ALGEBRA

2.1. OSNOVNI LOGIĈKI SKLOPOVI

SKLOP I

SKLOP ILI

SKLOP NE

SKLOP NI

SKLOP NILI

MEĐUSOBNO POVEZIVANJE OSNOVNIH LOGIĈKIH SKLOPOVA

SKLOPOVI ISKLJUĈIVO ILI I ISKLJUĈIVO NILI

2.2. LOGIĈKA ALGEBRA

OSNOVNA PRAVILA LOGIĈKE ALGEBRE

ZAKONI LOGIĈKE ALGEBRE

DEMORGANOVA TEOREMA

UNIVERZALNOST LOGIĈKIH SKLOPOVA NI I NILI

2.3. SLOŢENI LOGIĈKI SKLOPOVI

TABELE ISTINE LOGIĈKIH FUNKCIJA

MINIMIZACIJA LOGIĈKIH FUNKCIJA

Digitalni sklopovi mogu imati jedan ili više ulaza i izlaza. Naponi na ulazima i izlazima mogu

imati vrijednosti unutar podruĉja koja odgovaraju binarnim ciframa 0 i 1. Stanje napona na izlazima

sklopova vezano je za ispunjenje odreĊenih uslova na ulazima. IzmeĊu stanja na ulazima i izlaza

postoji odreĊena logiĉka veza, odnosno digitalni sklopovi obavljaju logiĉke funkcije i operacije. Stoga

se digitalni sklopovi zovu i logiĉki sklopovi.

Logiĉki sklopovi na kojima stanje izlaza zavisi o trenutnom stanju ulaza nazivaju se

kombinacioni logiĉki sklopovi. Sklopovi kod kojih stanje izlaza zavisi o stanju ulaza i prethodnom

stanju na izlazu zovu se sekvencijalni sklopovi. O njima ćemo govoriti u petom poglavlju.

U šemama digitalnih ureĊaja digitalni sklopovi prikazuju se odgovarajućim simbolima. Vrlo

ĉesto se upotrebljavaju simboli prema ameriĉkim normama (MIL-ST-806B 1962. Graphic Symbols for

Logic Diagrams, Department of Defes, USA). Od 1984 godine uvode se u upotrebu i simboli prema

IEC (International Electrotechnical Commision).

Logiĉka svojstva digitalnih sklopova mogu se iskazati tabelama stanja (eng. truth table).

Tabela stanja je pregledan prikaz svih kombinacia ulaznih binarnih veliĉina i odgovorajućih stanja na

izlazu. U tvorniĉkim podacima proizvoĊaĉa digitalnih sklopova i ureĊaja ĉesto se umjesto oznaka 0 i 1

upotrebljavaju oznake L (eng. low-nisko) i H (eng. high-visoko).

Engleski matematiĉar George Boole razvio je u 19. vijeku logiĉku algebru (Boolova algebra)

koja se upotrebljava za analizu i sintezu logiĉkih sklopova. Tako se logiĉka svojstva digitalnih sklopova

mogu prikazati i algebarskim ili logiĉkim jednaĉinama.

U ovom poglavlju razmatraju se osnovni logiĉki sklopovi, njihovo meĊusobno povezivanje u

svrhu realizacije sloţenih logiĉkih operacija i logiĉka algebra.


2.1. OSNOVNI LOGIĈKI SKLOPOVI

U ovom dijelu drugog poglavlja razmatraju se logiĉka svojstva osnovnih logiĉkih

sklopova. Elektriĉna svojstva osnovnih logiĉkih sklopova iscrpno se obraĊuju u poglavlju o

skupinama integriranih logiĉkih sklopova.

2.1.1. SKLOP I

Ako je na oba ulaza napon 0 V (slika 2.1a.), što odgovara logiĉkom stanju 0, biće obje

diode propusno polarizovane. Zato će na izlazu Y biti mali napon oko 0,6 V (pad napona na

propusno polariziranoj diodi), što takoĊe odgovara logiĉkom stanju 0. Napon na izlazu Y ostaje

oko 0,6 V sve dok je barem na jednom od ulaza 0 V jer je pripadajuća dioda propusno polarizovana

(slika 2.1b.).

Tek kad je na svim ulazima napon 5 V, što odgovara logiĉkom stanju 1, obje diode postaju

inverzno polarizovane. U tom je sluĉaju na izlazu Y napon 5 V, što odgovara logiĉkom stanju 1

(slika 2.1c.).

a) b)

c)

Slika 2.1. Djelovanje sklopa I

A(V) B(V) Y(V)

A B Y

0 0 0,625 0 0 0

0 5 0,651 0 1 0

5 0 0,651 1 0 0

5 5 4,999 1 1 1

Tabela 2.1. Naponska tabela i tabela stanja sklopa I sa dva ulaza


Sklop koji na izlazu daje stanje 1 samo ako su svi ulazi u stanju 1 naziva se logiĉki sklop I

(engl. AND gate). Na slici 2.2. prikazani su simboli sklopa I. Sklop moţe imati dva ili više ulaza.

Sklop I obavlja logiĉku operaciju I (povezivanje, konjunkcija, logiĉki proizvod) što se moţe

iskazati algebarskom jednaĉinom:

Slika 2.2. Simboli sklopa I: a) ANSI, b) IEC Slika 2.3. Izvedba sklopa I pomoću prekidača

Sklop I moţe se ostvariti pomoću serijskoga spoja prekidaĉa. Potrošaĉ Y je ukljuĉen u

strujni krug, tj. nalazi se u stanju 1 samo ako su oba prekidaĉa zatvorena, odnosno u stanju 1 (slika

2.3.). Ako je bilo koji od prekidaĉa otvoren (stanje 0), potrošaĉ je iskljuĉen iz strujnog kruga

(stanje 0).

Logiĉki sklop I moţe se upotrijebiti kao sklop za zabranu (slika 2.4.) i dopuštanje prolaza

impulsa (slika 2.5.). Signal sa ulaza A moţe proći na izlaz samo kad je drugi ulaz sklopa I u stanju

1.

Slika 2.4. Zabrana prolaza impulsa Slika 2.5. Dopuštanje prolaza impulsa

pomoću sklopa I pomoću sklopa I


2.1.2. SKLOP ILI

Kada je na oba ulaza napon 0 V (slika 2.6a.), što odgovara logiĉkom stanju 0, biće obje

diode inverzno polarizovane. Kroz otpornik R ne teĉe struja pa je na izlazu 0 V, što odgovara

logiĉkom stanju 0. Ĉim je barem na jednom ulazu napon 5 V, što odgovara stanju 1, biće

pripadajuća dioda propusno polarizovana (slika 2.6b.). Kroz tu diodu teĉe struja koja na otporniku

R stvara pad napona 5 V - UD, što odgovara logiĉkom stanju 1. Isto vrijedi ako su na oba ulaza

naponi 5 V (slika 2.6c.)

a) b)

c)

Slika 2.6. Djelovanje sklopa ILI

A(V) B(V) Y(V)

A B Y

0 0 0 0 0 0

0 5 4,349 0 1 1

5 0 4,349 1 0 1

5 5 4,375 1 1 1

Tabela 2.2. Naponska tabela i tabela stanja sklopa ILI sa dva ulaza

Sklop koji na izlazu daje stanje 1 ako je na bilo kojem ulazu stanje 1, naziva se logiĉki

sklop ILI (engl. OR gate). Na slici 2.7. prikazani su simboli sklopa ILI. Sklop moţe imati dva ili

više ulaza.

Logiĉki sklop ILI obavlja logiĉku operaciju ILI (rastavljanje, disjunkcija, logiĉki zbir) što se moţe



Sklop ILI moţe se ostvariti pomoću paralelnog spoja prekidaĉa. Potrošaĉ Y je ukljuĉen u

strujni krug, tj. nalazi se u stanju 1 ako je bilo koji od prekidaĉa zatvoren, odnosno u stanju 1 (slika

2.8.). Samo kad su oba prekidaĉa otvorena (stanje 0), potrošaĉ je iskljuĉen iz strujnog kruga (stanje

0).

Logiĉki sklop ILI moţe se takoĊe upotrijebiti kao sklop za dopuštanje (slika 2.9.) i zabranu

prolaza impulsa (slika 2.10.). Signal sa ulaza A nalazi se na izlazu Y samo kada je drugi ulaz u

stanju 0.

Slika 2.7. Simboli sklopa ILI: a) ANSI, b) IEC Slika 2.8. Izvedba sklopa ILI pomoću prekidača

Slika 2.9. Dopuštenje prolaza impulsa Slika 2.10. Zabrana prolaza impulsa

pomoću sklopa ILI pomoću sklopa ILI


2.1.3. SKLOP NE

Kad je na ulazu sklopa napon 0 V (logiĉko stanje 0), radna taĉka tranzistora je u podruĉju

zakoĉenja. Tranzistor se moţe smatrati otvorenim prekidaĉem pa je na izlazu Y napon napajanja 5

V, tj. logiĉko stanje 1 (slika 2.11a).

Kad je na ulazu tranzistora kao prekidaĉa napon 5 V (logiĉko stanje 1), radna taĉka

tranzistora je u zasićenju (slika 2.11b). Tranzistor se moţe smatrati zatvorenim prekidaĉem. Na

izlazu Y je 0,067 V (napon UCEzas) što oznaĉava logiĉko stanje 0.

a) b)

Slika 2.11. Djelovanje sklopa NE: a) ulaz u stanju 0, ulaz u stanju 1

Slika 2.12. Pojednostavljana zamjenska Tabela 2.3. Naponska tabela i

šema tranzistorskog sklopa NE tabela stanja sklopa NE

Sklop koji na izlazu daje stanje suprotno stanju na ulazu naziva se logiĉki sklop NE,

odnosno invertor (engl. NOT circuit, inverter). Sklop ima jedan ulaz i jedan izlaz. Kad je na ulazu

stanje 1, na izlazu je stanje 0 i obratno. Funkciju logiĉkog sklopa NE obavlja tranzistor kao

prekidaĉ.

Logiĉki sklop NE obavlja logiĉku operaciju NE (negacija, inverzija, komplementiranje) što

se moţe iskazati algebarskom jednaĉinom:

A(V) Y(V)

A Y

0 4,999 0 0

5 0,067 1 0


Slika 2.13. Simboli sklopa NE a) ANSI, b) IEC Slika 2.14. Prikaz djelovanja sklopa NE pomoću

isklopnog kontakta

Potrošaĉ je ukljuĉen u strujni krug, tj. u stanju 1 kada prekidaĉ nije aktiviran, tj. nalazi se u

stanju 0. Kada se prekidaĉ zatvori (stanje 1), potrošaĉ se iskljuĉuje iz strujnog kruga (stanje 0).

2.1.4. SKLOP NI

Spajanjem sklopa I sa sklopom NE dobije se sklop NI (engl. NAND gate). Taj sklop daje

na izlazu stanje 1 ako je na bilo kojem ulazu stanje 0. Kad je na svim ulazima stanje 1, tada je na

izlazu stanje 0 (slika 2.15.).

A B Y1 Y2 = Y

0 0 0 1

0 1 0 1

1 0 0 1

1 1 1 0

Slika 2.15. Djelovanje sklopova I i NE

Umjesto spajanja diodnoga sklopa I i tranzistorskog prekidaĉa, sklop NI je moguće izvesti i

kaskadnim spojem dva tranzistorska prekidaĉa (slika 2.16.).

Ako je na oba ulaza sklopa napon 0 V, radne taĉke oba tranzistora su u podruĉju zakoĉenja, tj.

tranzistori djeluju kao otvoreni prekidaĉi pa je na izlazu Y napon napajanja 5 V, dakle logiĉko

stanje 1. Takvo stanje ostaje na izlazu dok je na bilo kojem od ulaza napon 0 V, jer je pripadni

tranzistor iskljuĉen pa prekida

strujni krug. Tek dovoĊenjem na

oba ulaza napona 5 V oba

tranzistora djeluju kao zatvoreni

prekidaĉi pa je na izlazu mali

napon UCEzas što odgovara stanju 0.

Slika 2.16. Izvedba sklopa NI pomoću

kaskadnog spoja

tranzistorskih prekidača


A(V) B(V) Y(V)

A B Y

0 0 5 0 0 1

0 5 5 0 1 1

5 0 5 1 0 1

5 5 0,144 1 1 0

Slika 2.17. Pojednostavljena zamjenska šema Tabela 2.4. Naponska tabela i

tranzistorskog sklopa NI tabela stanja sklopa NI

Sklop NI moţe imati dva i više ulaza. Na slici 2.18. prikazani su simboli sklopa NI s dva

ulaza. Logiĉki sklop NI obavlja logiĉku operaciju NI (Shaefferova funkcija). Njena je algebarska

jednaĉina:

Sklop NI moţe se ostvariti pomoću serijskoga spoja prekidaĉa. Potrošaĉ Y je ukljuĉen u

strujni krug, tj. nalazi se u stanju 1 ako bilo koji od prekidaĉa nije zatvoren, odnosno nalazi se u

stanju 0 (slika 2.19.). Samo ako su oba prekidaĉa zatvorena (stanje 1), potrošaĉ je iskljuĉen iz

strujnog kruga (stanje 0).

Logiĉki sklop NI takoĊe se moţe upotrijebiti kao sklop za zabranu (slika 2.20.) i

dopuštanje prolaza impulsa (slika 2.21.). Signal sa ulaza A moţe proći na izlaz Y samo kada je

drugi ulaz sklopa I u stanju 1. Izlazni signal je u protufazi u odnosu prema ulaznom.

Slika 2.18. Simboli sklopa NI a) ANSI, b) IEC Slika 2.19. Izvedba sklopa NI pomoću

isklopnog kontakta


Slika 2.20. Zabrana prolaza impulsa Slika 2.21. Dopuštanje prolaza impulsa

pomoću sklopa NI pomoću sklopa NI

2.1.5. SKLOP NILI

Spajanjem sklopa ILI sa sklopom NE dobije se sklop NILI (engl. NOR gate). Taj sklop

daje na izlazu stanje 0 ako je na bilo kojem ulazu stanje 1. Kad je na svim ulazima stanje 0, tada je

na izlazu stanje 1 (slika 2.22.).

A B Y1 Y2 = Y

0 0 0 1

0 1 1 0

1 0 1 0

1 1 1 0

Slika 2.22. Djelovanje sklopova I i NE

Umjesto spajanja diodnoga sklopa ILI i tranzistorskog prekidaĉa, sklop NILI moguće je

izvesti i paralelnim spojem dva tranzistorska prekidaĉa (slika 2.23.)

Slika 2.23. Izvedba sklopa NILI pomoću paralelnog spora tranzistorskih prekidača


A(V) B(V) Y(V)

A B Y

0 0 5 0 0 1

0 5 0,071 0 1 1

5 0 0,071 1 0 1

5 5 0,144 1 1 0

Slika 2.24. Pojednostavljena zamjenska šema Tabela 2.5. Naponska tabela i

tranzistorskog sklopa NILI tabela stanja sklopa NILI

Ako je na oba ulaza sklopa napon 0 V, radne taĉke oba tranzistora su u podruĉju zakoĉenja,

tj. djeluju kao otvoreni prekidaĉi pa je na izlazu Y napon napajanja 5 V, što odgovara logiĉkom

stanju 1.

Ĉim se na jedan od ulaza sklopa dovede napon 5 V (logiĉko stanje 1), pripadni tranzistor

prelazi u stanje zasićenja, tj. djeluje kao zatvoren prekidaĉ pa je na izlazu mali napon zasićenja

tranzistora UCEzas, dakle logiĉko stanje 0.

Sklop NILI moţe imati dva i više ulaza. Na slici 2.25. prikazani su simboli sklopa NILI s

dva ulaza. Logiĉki sklop NILI obavlja logiĉku operaciju NILI (Piercova funkcija) što se moţe


Sklop NILI moţe se ostvariti pomoću paralelnoga spoja prekidaĉa. Potrošaĉ Y je ukljuĉen

u strujni krug, tj. nalazi se u stanju 1 samo ako su oba prekidaĉa otvorena, odnosno nalaze se u

stanju 0 (slika 2.26.). Ako je bilo koji od prekidaĉa zatvoren (stanje 1), potrošaĉ je iskljuĉen iz

strujnog kruga (stanje 0).

Slika 2.25. Simboli sklopa NILI a) ANSI, b) IEC Slika 2.26. Izvedba sklopa NILI pomoću

isklopnog kontakta


Logiĉki sklop NILI takoĊe se moţe upotrijebiti kao sklop za dopuštanje (slika 2.27.) i

zabranu prolaza impulsa (slika 2.28.). Signal s ulaza A moţe proći na izlaz Y samo kad je drugi

ulaz sklopa NILI u stanju 1. Izlazni signal je u protufazi u odnosu prema ulaznom.

Slika 2.27. Dopuštenje prolaza impulsa Slika 2.28. Zabrana prolaza impulsa

pomoću sklopa NILI pomoću sklopa NILI

2.1.6. MEĐUSOBNO POVEZIVANJE OSNOVNIH LOGIĈKIH SKLOPOVA

Osnovni logiĉki sklopovi spajaju se meĊusobno zbog izvoĊenja sloţenih logiĉkih

operacija. Sloţena logiĉka operacija moţe biti zadana tablicom stanja. Iz tablice stanja moţe se

doći do algebarskog izraza. Postupnim crtanjem simbola osnovnih logiĉkih sklopova dobije se

odgovarajuća logiĉka šema sloţenoga logiĉkog sklopa (primjer 2.1.).

Ako je zadana logiĉka šema sloţenog logiĉkog sklopa, iz nje je vrlo lako izvesti algebarski

izraz, a zatim i tablicu stanja (primjer 2.2.).

Primjeri 2.1. i 2.2. pokazuju kako se sklop istih logiĉkih svojstava (koji obavlja istu logiĉku

operaciju) moţe izvesti na više naĉina.

Primjer 2.1.

Algebarska jednaĉina i logiĉka šema sloţenoga logiĉkoga sklopa zadanoga tablicom stanja.


Primjer 2.2.

Algebarska jednaĉina i logiĉka šema sloţenoga logiĉkoga sklopa zadanoga šemom.

( )( )

A B A+B Y

0 0 1 1 0 1 0

0 1 1 0 1 1 1

1 0 0 1 1 1 1

1 1 0 0 1 0 0

2.1.7. SKLOPOVI ISKLJUĈIVO ILI I ISKLJUĈIVO NILI

Sklop pokazan u primjerima 2.1. i 2.2. ima svojstvo da na izlazu daje logiĉko stanje 1 samo

kada su na oba ulaza razliĉita logiĉka stanja. Takav sklop naziva se iskljuĉivo ILI, skraćeno EXILI

(engl. exclusive OR). Simboli toga sklopa pokazani su na slici 2.29. Logiĉka operacija koju obavlja

iskljuĉivo ILI (antivalencija) moţe se iskazati algebarskim izrazom:

Ako se sklopu iskljuĉivo ILI na izlazu doda sklop NE dobije se sklop koji ima svojstvo da

na izlazu daje logiĉko stanje 1 samo kada su na oba ulaza ista logiĉka stanja. Takav sklop naziva se

iskljuĉivo NILI, skraćeno EXNILI (engl. exclusive NOR). Simboli tog sklopa pokazani su na slici

2.30. Logiĉka operacija koju obavlja sklop iskljuĉivo NILI (ekvivalencija) moţe se iskazati

algebarskim izrazom:

Slika 2.29. Simboli sklopa EXILI a) ANSI, b) IEC Slika 2.30. Simboli sklopa EXNILI a) ANSI, b) IEC


2.2. LOGIĈKA ALGEBRA

U ovome dijelu drugog poglavlja obraĊuju se osnovna pravila, teoreme i zakoni logiĉke

(Booleove) algebre koji se primjenjuju pri analizi i projektovanju sloţenijih logiĉkih operacija i

sklopova.

2.2.1. OSNOVNA PRAVILA LOGIĈKE ALGEBRE

Osnovna pravila logiĉke algebre odnose se na operacije s jednom promjenljivom ulaznom

veliĉinom (promjenljivom). Ona opisuju ponašanje osnovnih logiĉkih sklopova kad se na jedan

ulaz dovede promjenjiva veliĉina A, dok je na drugom ulazu nepromjenljiva veliĉina.

Ako je na jednom ulazu sklopa I

promjenljiva veliĉina A, a drugi ulaz je u

stanju 0, izlaz Y je stalno u stanju 0 bez

obzira na vrijednost promjenljive veliĉine A

(slika 2.31a):

Ako je na jednom ulazu sklopa I

promjenljiva veliĉina A, a drugi ulaz je u

stanju 1, izlaz Y je uvijek jednak vrijednosti

promjenljive veliĉine A (slika 2.31b):

Kad se na oba ulaza sklopa I dovede

ista promjenljiva veliĉina, izlaz je jednak toj

promjenljivoj veliĉini (slika 2.31c):

Ako se na jedan ulaz sklopa I

dovede promjenljiva veliĉina A, a na drugi

ulaz njen komplement, izlaz je uvijek u

stanju 0 bez obzira na vrijednost

promjenljive veliĉine, jer je jedan od ulaza

sklopa I uvijek u stanju 0 (slika 2.31d):

Slika 2.31. Osnovna pravila logičke algebre


Ako je na jednom ulazu sklopa ILI

promjenljiva veliĉina A, a na drugom ulazu

je stanje 0, tada je izlaz Y uvijek jednak

ulaznoj veliĉini A (slika 2.32a):

Ako je drugi ulaz sklopa ILI u stanju

1, izlaz Y je stalno u stanju 1 bez obzira na

vrijednost promjenljive ulazne veliĉine A

(slika 2.32b):

Kad se na oba ulaza sklopa ILI

dovedu iste ulazne veliĉine, izlaz je jednak

stanju ulaza (slika 2.32c):

Ako se na jedan ulaz sklopa ILI

dovede promjenljiva veliĉina A, a na drugi

ulaz njen komplement, izlaz Y je uvijek u

stanju 1 bez obzira na vrijednost

promjenljive veliĉine A, jer je jedan od

ulaza uvijek u stanju 1 (slika 2.32d):


Ako se promjenljiva ulazna veliĉina A invertuje dva puta uzastopce, rezultat je jednak vrijednosti

same ulazne veliĉine A (slika 2.33.).



2.2.2. ZAKONI LOGIĈKE ALGEBRE

Pravila za operacije sa više promjenljivih ulaznih veliĉina nazivaju se zakoni logiĉke

algebre. To su zakoni komutacije, asocijacije i distribucije.

Zakon komutacije

Zakoni komutacije (engl.commutative laws) pokazuju da redoslijed dovoĊenja promjenljivih

ulaznih veliĉina na ulaze logiĉkog sklopa nema uticaja na rezultat logiĉke operacije (slika 2.34.):

Slika 2.34. Zakon komutacije

Zakon asocijacije

Zakoni asocijacije (engl. associative laws) pokazuju da naĉin grupisanja ulaznih veliĉina kod I i ILI

operacija nema uticaja na rezultat (slika 2.35.):

Slika 2.35. Zakon asocijacije

Zakon distribucije

Prema prvom zakonu distribucije (engl. distributive laws) ako u logiĉkom zbiru dva ili više

ĉlanova postoji zajedniĉki ĉlan, taj se ĉlan moţe izvući ispred zagrade (slika 2.36.):


A B C A∙B A∙C Y

A B C B+C Y

0 0 0 0 0 0 0 0 0 0 0

0 0 1 0 0 0 0 0 1 1 0

0 1 0 0 0 0 0 1 0 1 0

0 1 1 0 0 0 0 1 1 1 0

1 0 0 0 0 0 1 0 0 0 0

1 0 1 0 1 1 1 0 1 1 1

1 1 0 1 0 1 1 1 0 1 1

1 1 1 1 1 1 1 1 1 1 1

Slika 2.36. Prvi zakon distribucije

Drugi zakon distribucije pokazuje jednakost logiĉkog proizvoda dvije sume promjenljive A sa

svakim od ĉlanova B i C posebno i sume jedne promjenljive A i proizvoda dviju promjenljivih B i

C (slika 2.37.):

A B C A+B A+C Y

A B C B∙C Y

0 0 0 0 0 0 0 0 0 0 0

0 0 1 0 1 0 0 0 1 0 0

0 1 0 1 0 0 0 1 0 0 0

0 1 1 1 1 1 0 1 1 1 1

1 0 0 1 1 1 1 0 0 0 1

1 0 1 1 1 1 1 0 1 0 1

1 1 0 1 1 1 1 1 0 0 1

1 1 1 1 1 1 1 1 1 1 1

Slika 2.37. Drugi zakon distribucije


2.2.3. DE MORGANOVE TEOREME

Vaţnu ulogu u postupku pojednostavljivanja logiĉkih operacija s invertovanim ulaznim

veliĉinama imaju DeMorganove teoreme.

A B Y

A B Y

0 0 1 1 1 0 0 1 1 1

0 1 1 0 0 0 1 1 0 1

1 0 0 1 0 1 0 0 1 1

1 1 0 0 0 1 1 0 0 0

Slika 2.38. DeMorganova teorema

Sa slike 2.38a. slijedi da je komplement sume dviju promjenljivih veliĉina jednak

proizvodu komplemenata svake pojedine promjenljive veliĉine:

Iz slike 2.38b. slijedi da je komplement proizvoda dvije promjenljive veliĉine jednak zbiru

komplemenata svake pojedine promjenljive veliĉine:

Ako se ĉlanovi na lijevoj i desnoj strani logiĉkih jednaĉina DeMorganovih teorema

komplementiraju, dobije se drugi oblik DeMorganovih teorema koji upućuje na mogućnost

ostvarivanja logiĉkih sklopova samo sa sklopovima NI, odnosno NILI (slika 3.39.)

A B Y

A B Y

0 0 1 1 0 0 0 1 1 0

0 1 1 0 1 0 1 1 0 0

1 0 0 1 1 1 0 0 1 0

1 1 0 0 1 1 1 0 0 1

Slika 2.39.Drugi oblik DeMorganove teoreme


2.2.4. UNIVERZALNOST LOGIĈKIH SKLOPOVA NI I NILI

Ako se ulazi sklopa NI meĊusobno spoje, na izlazu se dobije stanje komplementarno stanju

na ulazu. Dakle, sklop NI obavlja logiĉku operaciju NE (slika 2.40.).

Slika 2.40. Sklop NI u funkciji sklopa NE

Invertovanjem izlaza sklopa NI dobije se sklop koji obavlja logiĉku operaciju I (slika

2.41.).

A B Y

0 0 1 0

0 1 1 0

1 0 1 0

1 1 0 1

Slika 2.41. Sklop NI u funkciji sklopa I

Ako se ulazne veliĉine sklopa NI prethodno invertuju dobije se sklop koji obavlja logiĉku

operaciju ILI, što je već reĉeno pri razmatranju DeMorganovih teorema (slika 2.42.).

A B Y

0 0 1 1 0

0 1 1 0 1

1 0 0 1 1

1 1 0 0 1

Slika 2.42. Sklop NI u funkciji sklopa ILI

A=B Y

0 1

1 0


Primjer 2.3.

Nacrtati logiĉku šemu za obavljanje logiĉke operacije Y = A + B∙C i pripadajuću tabelu

stanja. Upotrebom DeMorganova teorema izvesti sklop upotrebom samo sklopova NI.

Tabele stanja oba sklopa daju iste vrijednosti za izlaznu veliĉinu Y što dokazuje ispravnost

rješenja.

Ako se ulazi sklopa NILI meĊusobno spoje, na izlazu se dobije stanje komplementarno

stanju na ulazu, odnosno sklop NILI obavlja logiĉku operaciju NE (slika 2.43.).

Slika 2.43. Sklop NILI u funkciji sklopa NE

Invertovanjem izlaza sklopa NILI dobije se sklop koji obavlja logiĉku operaciju ILI (slika

2.44.).

Slika 2.44. Sklop NILI u funkciji sklopa ILI

A B C Y

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 1

A=B Y

0 1

1 0

A B Y

0 0 1 0

0 1 0 1

1 0 0 1

1 1 0 1


Ako se ulazne veliĉine sklopa NILI prethodno invertuju dobije se sklop koji obavlja

logiĉku operaciju I što je već reĉeno pri razmatranju DeMorganovih teorema (slika 2.45.).

Slika 2.45. Sklop NILI u funkciji sklopa I

Primjer 2.4.

Nacrtati logiĉku šemu za obavljanje logiĉke operacije Y = (A + B) • C i pripadajuću tabelu

stanja. Upotrebom DeMorganove teoreme izvesti sklop korištenjem samo sklopova NILI.

Tabele stanja oba sklopa daju iste vrijednosti za izlaznu veliĉinu Y što dokazuje ispravnost

rješenja.

A B Y

0 0 1 1 0

0 1 1 0 0

1 0 0 1 0

1 1 0 0 1

A B C Y

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 1


2.3. SLOŢENI LOGIĈKI SKLOPOVI

U ovom dijelu drugog poglavlja razmotrit će se projektovanje sloţenih logiĉkih sklopova.

Dvije osnovne mogućnosti projektovanja sloţenih logiĉkih sklopova su metoda sume minterma

(metoda logiĉkog sume logiĉkih proizvoda) i proizvod maksterma (metoda logiĉkog proizvoda

logiĉkih suma). Veća paţnja će se obratiti na prvi sluĉaj. Dobiveni algebarski izrazi za sloţene

logiĉke operacije nisu uvijek minimalnog oblika pa se onda još provodi postupak

pojednostavljivanja (minimizacije). Bit će pokazan postupak upotrebom logiĉke algebre i

Karnaughovih tablica.

2.3.1. TABELE ISTINE LOGIĈKIH FUNKCIJA

Logiĉke funkcije, s obzirom na ĉinjenicu da Bulove promjenljive mogu primiti jednu od

dvije moguće vrijednosti, se ĉesto predstavljaju pomoću tabela istine. Broj redova u tabeli jednak je

2n gdje je n broj promjenljivih koje se pojavljuju u funkciji. Broj kolona je n+1.

Prilikom rješavanja sloţenih logiĉkih funkcija koristimo se modifikacijom tabele istinitosti

i nazivamo je kombinaciona tabela. Broj redova kombinacione tabele je kao i kod tabele istinitosti

2n dok broj kolona ovisi o sloţenosti logiĉke funkcije.

Za proizvoljnu logiĉku funkciju sa 3 promjenljive tabela istine ima sljedeći oblik:

A B C Y

0 0 0 0

0 0 1 1

0 1 0 1

0 1 1 1

1 0 0 0

1 0 1 0

1 1 0 0

1 1 1 1

Iz funkcije zadate tabelom, moţemo oĉitati njen algebarski oblik. To radimo na taj naĉin što

posmatramo samo vrijednosti visokog nivoa (1) u koloni Y, i za svaku od tih vrijednosti ispisujemo

odgovarajući proizvod promjenljivih (A,B,C,...).

Sada moţemo napisati algebarsku funkciju u obliku sume proizvoda:

Y = ABC + ABC + ABC + ABC


Na osnovu algebarski zadate funkcije moguće je korištenjem kombinacione tabele dobiti

tabelu istine.

Primjer 2.5.

Za funkciju zadatu algebarskim oblikom

Y = A(B+C) + A+B + B C

formirati kombinacionu tabelu i realizirati algebarski zadatu logiĉku funkciju i funkciju

dobijenu pomoću kombinacione tabele u obliku sume proizvoda.

Nakon formiranja kombinacione tabele moţemo

funkciju iskazati u obliku sume

proivoda

Y= ABC+ ABC+ ABC+ ABC+ ABC+ ABC

A B C B+C A(B+C) A+B Y

0 0 0 0 0 0 1 0 1

0 0 1 1 0 0 1 1 1

0 1 0 1 0 1 0 1 1

0 1 1 1 0 1 0 0 0

1 0 0 0 0 1 0 0 0

1 0 1 1 1 1 0 1 1

1 1 0 1 1 1 0 1 1

1 1 1 1 1 1 0 0 1


Primjer 2.6.

Za funkciju zadatu algebarskim oblikom

( )

formirati kombinacionu tabelu i realizirati algebarski zadatu logiĉku funkciju i funkciju

dobijenu pomoću kombinacione tabele u obliku sume proizvoda.

A B C D AB ( ) Y

0 0 0 0 1 1 1 0 1 0 0 0

0 0 0 1 1 1 0 0 0 0 0 0

0 0 1 0 1 0 1 0 1 0 0 0

0 0 1 1 1 0 0 0 1 0 0 0

0 1 0 0 1 1 1 0 1 0 0 0

0 1 0 1 1 1 0 0 0 0 1 1

0 1 1 0 1 0 1 0 1 0 0 0

0 1 1 1 1 0 0 0 1 0 0 0

1 0 0 0 0 1 1 0 1 0 0 0

1 0 0 1 0 1 0 0 0 0 0 0

1 0 1 0 0 0 1 0 1 0 0 0

1 0 1 1 0 0 0 0 1 0 0 0

1 1 0 0 0 1 1 1 1 1 1 1

1 1 0 1 0 1 0 1 0 0 0 0

1 1 1 0 0 0 1 1 1 1 1 1

1 1 1 1 0 0 0 1 1 1 1 1


Nakon formiranja kombinacione tabele moţemo funkciju iskazati u obliku sume

proizvoda

2.3.2. MINIMIZACIJA LOGIĈKIH FUNKCIJA

Najĉešće inţinjeri i tehniĉari za pojednostavljenje logiĉkih kola koriste metodu minimizacije

poznatu pod imenom Karnoove mape. One su jednostavne i lako je tabelu istine prevesti u

Karnoovu mapu. Pomoću ovih mapa vrlo je lako prepoznati i smanjiti (minimizirati) funkciju na

njen najjednostavniji oblik.

Broj polja u Karnoovoj mapi zavisi o broju promjenljivih u funkciji. Za dva ulaza A i B i njihove

komplemente A i B (kao i kod tabele istine za

funkciju dvije promjenljive) postoje samo 4

kombinacije (00, 01, 10, 11). Svako polje u ovoj

mapi predstavlja jednu od ĉetiri ulazne kombinacije.

Veza tabele istine i Karnoove mape za funkciju sa

dvije promjenljive vidi se na slici 2.46. Na slici 2.47.

i 2.48. prikazana je veza tabele istine i Karnoove

mape za tri i ĉetiri promjenljive.

Slika 2.46. Veza Karnoove mape sa tabelom istine

za funkciju sa dvije promjenljive


Slika 2.47. Veza Karnoove mape sa tabelom istine za funkciju sa dvije promjenljive

Slika 2.48. Veza Karnoove mape sa tabelom istine za funkciju sa dvije promjenljive

Da bismo razumjeli korištenje Karnoovih mapa objasnićemo kako se one koriste za

pojednostavljenje logiĉkih kola. Kao primjer zamislićemo da trebamo realizovati ekvivalentno

logiĉko kolo za tabelu istine datu na slici 2.49.:

Slika 2.49. Od tabele istine do minimizirane funkcije


Prvi korak je izraziti funkciju u obliku sume proizvoda. Nakon toga je moguće realizirati

datu funkciju. U ovom sluĉaju nam za to trebaju dva logiĉka I kola i jedno logiĉko ILI kolo.

Sljedeći korak je formiranje Karnoove mape za funkciju dvije promjenljive. U Karnoovu mapu

upisujemo samo vrijednosti 1 na mjesta koja odgovaraju jedinicama iz kombinacione tabele.

Minimizacija logiĉke funkcije se u sluĉaju kombinacionih tabela uglavnom koristi pravilom

= 1 To se sprovodi takozvanim grupisanjem. Grupisati se mogu susjedne jedinice horizontalno ili

vertikalno. Broj jedinica u grupi mora biti jednak stepenu broja 2 (1,2,4,...). Na slici je prikazano

grupisanje i algebarski objašnjen naĉin minimizacije. Sada moţemo uoĉiti da za realizaciju ove

funkcije nije neophodno nijedno logiĉko kolo jer smo došli do rješenja da je

Y = A

Po istom principu vrši se i minimizacija funkcija koja ima tri ili ĉetiri promjenljive.

Primjeri ovakvih minimizacija dati su na slikama 2.50. i 2.51.




Na slikama koje slijede prikazaćemo primjere naĉina grupisanja unutar Karnoove mape te

algebarske izraze za funkcije prije i poslije minimizacije.


+

+


3. SKUPINE INTEGRALNIH DIGITALNIH SKLOPOVA

3.1. KARAKTERISTIĈNE VELIĈINE INTEGRALNIH DIGITALNIH SKLOPOVA NAPAJANJE SKLOPOVA I POTROŠNJA SNAGE ULAZNI I IZLAZNI NAPONI IMUNOST NA SMETNJE ULAZNE I IZLAZNE STRUJE FAKTOR GRANANJA BRZINA RADA DIGITALNIH SKLOPOVA

3.2. DIGITALNI SKLOPOVI SA BIPOLARNIM TRANZISTORIMA SKLOPOVI SKUPINE TTL

KARAKTERISTIĈNE VELIĈINE SKLOPOVA SKUPINE TTL

SKLOPOVI S OTVORENIM KOLEKTOROM

SKLOPOVI SA TRI STANJA

3.3. DIGITALNI SKLOPOVI SA UNIPOLARNIM TRANZISTORIMA

SKLOPOVI SKUPINE MOS

SKLOPOVI SKUPINE CMOS

KARAKTERISTIĈNE VELIĈINE SKLOPOVA SKUPINE CMOS

OSJETLJIVOST SKLOPOVA SA UNIPOLARNIM TRANZISTORIMA NA

STATIĈKI ELEKTRICITET

SKLOPOVI SKUPINE BICMOS

3.4. MEĐUSOBNO SPAJANJE SKLOPOVA RAZLIĈITIH SKUPINA

SPAJANJE IZLAZA SKLOPOVA TTL SA ULAZOM SKLOPOVA CMOS

SPAJANJE IZLAZA SKLOPOVA CMOS SA ULAZOM SKLOPOVA TTL

MEĐUSOBNO SPAJANJE DIGITALNIH SKLOPOVA S OSTALIM

SKLOPOVIMA

U uvodnom poglavlju spomenuto je da se digitalni sklopovi proizvode u integralnim

izvedbama u širokom rasponu od osnovnih logiĉkih sklopova do vrlo sloţenih sistema smještenih u

jedno kućište. Kada su za izvedbu sklopa potrebne kapacitivnosti, induktivnosti i otpori većih iznosa

ili sklopovi većih snaga, integralnim digitalnim sklopovima dodaju se izvana pojedinaĉne (diskretne)

komponente.

Integralni digitalni sklopovi mogu se svrstati u nekoliko skupina koje su nastale tokom razvoja

njihove proizvodnje. Sklopovi unutar jedne skupine standardizirani su i prilagoĊeni za meĊusobno

spajanje. U ovom će se poglavlju prikazati osnovna svojstva skupina integralnih digitalnih sklopova

koji se danas najviše upotrebljavaju. To su skupine TTL i ECL, u kojima su bipolarni tranzistori

glavne komponente sklopova i skupine MOS i CMOS u kojima su glavne komponente unipolarni

tranzistori, tj. tranzistori s efektom polja sa izolovanom upravljaĉkom elektrodom (MOSFET). Uz njih

se spominju sklopovi skupine BiCMOS koji sadrţe bipolarne i unipolarne tranzistore. ObraĊuju se

osnovni sklopovi skupina. Izvedbe sloţenijih sklopova obraĊuju se u idućim poglavljima.


3.1. KARAKTERISTIĈNE VELIĈINE INTEGRALNIH DIGITALNIH SKLOPOVA

Za sklopove pojedine skupine karakteristiĉni su: osnovni sklop na ĉijoj se izvedbi temelje

svi ostali sklopovi u skupini, napon napajanja, ulazni i izlazni naponi i struje, faktor grananja,

potrošnja snage, brzina rada i imunost na smetnje.

3.1.1. NAPAJANJE SKLOPOVA I POTROŠNJA SNAGE

Za svaku skupinu integralnih sklopova karakteristiĉan je iznos napona napajanja (engl. DC

power supply). Integralnim sklopovima koji sadrţe više istih logiĉkih sklopova u jednom kućištu,

jedan par izvoda za napajanje zajedniĉki je za sve pojedine logiĉke sklo-

pove. Izvodi se oznaĉavaju sa UCC ili UDD (engl. VCC, VDD, od voltage -

napon); na njih se spaja jedan pol izvora napajanja (najĉešće pozitivan),

odnosno s GND (engl. ground - zemlja) koji se spaja na zajedniĉku

(uzemljenu) taĉku sklopa. U šemama sloţenih logiĉkih sklopova

izostavlja se crtanje izvoda za napajanje.

Za ispravno funkcioniranje integralnoga digitalnog sklopa vrlo je

vaţno ispravno spajanje izvoda. Osnovni preduslov za rad digitalnog

sklopa je ispravan spoj napona napajanja. Neispravno spojen napon

napajanja ne samo što onemogućuje rad sklopa, nego moţe uzrokovati

njegovo oštećenje.

Struja koja teĉe iz izvora u integralni sklop naziva se struja

napajanja (engl. current supply). Ta struja zavisi o stanju u kojemu se

nalaze izlazi logiĉkih sklopova. Srednji iznos tih struja pomnoţen sa

naponom napajanja daje prosjeĉan iznos potrebne elektriĉne snage za rad

sklopova P . Taj podatak naziva se disipacija snage (engl. power

disipation).

Slika 3.1. Napon i struja napajanja

integralnih digitalnih

sklopova

3.1.2. ULAZNI I IZLAZNI NAPONI

Da bi digitalni sklop na izlazu dao potrebno stanje, mora na ulazu biti odgovarajući iznos

ulaznog napona.

Slika 3.2. Ulazni i izlazni naponi digitalnih sklopova


UIH je napon koji je potrebno dovesti na ulaz da bi ga sklop prihvatio kao stanje 1. Naziva se ulazni

napon stanja visokog nivoa, odnosno logiĉkog stanja 1 (engl. high level input voltage, skraćeno

VIH).

UIL je ulazni napon stanja niskog nivoa, odnosno logiĉkog stanja 0 (engl. low level input voltage,

skraćeno VIL). To je napon koji je potrebno dovesti na ulaz da bi ga sklop prihvatio kao stanje 0.

Osim toga, potrebno je voditi raĉuna i o tome da ulazni napon ne preĊe najveći dopušteni iznos

(engl. apsolute maximum rating VIN) kako se ne bi oštetio digitalni sklop.

UOH je izlazni napon stanja visokog nivoa, odnosno logiĉkog stanja 1 (engl. high level output

voltage, skraćeno VOH). To je napon koji logiĉki sklop daje na izlazu kada je u stanju 1.

UOL je izlazni napon stanja niskog nivoa, odnosno logiĉkog stanja 0 (engl. low level output voltage,

skraćeno VOL). To je napon koji logiĉki sklop daje na izlazu kada je u stanju 0.

3.1.3. IMUNOST NA SMETNJE

Elektriĉna i magnetna polja kojima je izloţen neki digitalni sistem mogu indukovati napon

u vodovima koji spajaju digitalne sklopove. Tako stvoreni signal naziva se smetnja ili šum (engl.

noise). Porast napona smetnje iznad odreĊenog iznosa moţe uzrokovati da ulazni napon digitalnog

sklopa padne ispod potrebnoga najmanjeg iznosa ulaznog napona za podruĉje visokog nivoa UIHmin

ili poraste iznad najvećeg dopuštenog iznosa ulaznog napona za podruĉje niskog nivoa UILmax. Na

taj naĉin ulazni napon moţe poprimiti iznos iz zabranjenog podruĉja i uzrokovati nepredvidljiv rad

sklopa. Sposobnost sklopa da na ulazu podnese odreĊeni iznos napona smetnje naziva se imunost

na smetnje (engl. noise immunity).

UIHmin je najmanji iznos napona na ulazu koji digitalni sklop prihvaća kao stanje visokog

nivoa, odnosno stanje 1. Stoga prethodni sklop mora na izlazu u stanju visokog nivoa dati izlazni

napon UOHmin najmanje istog ili većeg iznosa od UIHmin. Razlika izmeĊu najmanjih iznosa izlaznog

napona stanja visokog nivoa i ulaznog napona stanja visokog nivoa dopušteni je iznos napona

smetnje pri stanju visokog nivoa, odnosno stanju 1, koji ne izaziva neţeljenu promjenu stanja

sklopa (slika 3.3.):

Svaki napon smetnje negativnog predznaka i iznosa većeg od UNH uzrokovaće na ulazu

sklopa u stanju visokog nivoa smanjenje ulaznog napona i njegov prelazak u zabranjeno podruĉje.

Slika 3.3. Dopušteni naponi smetnje na ulazu digitalnog sklopa


UILmax je najveći iznos napona na ulazu koji digitalni sklop još prihvaća kao stanje niskog

nivoa, odnosno stanje 0. Stoga prethodni sklop mora na izlazu u stanju niskog nivoa dati najveći

iznos izlaznoga napona UOLmax koji je manji ili najviše jednak iznosu UILmax . Razlika izmeĊu

najvećeg iznosa ulaznog i izlaznog napona stanja niskog nivoa dopušteni je iznos napona smetnje

pri stanju niskog nivoa, odnosno stanju 0 koji ne izaziva neţeljenu promjenu stanja sklopa (slika

3.3.):

Svaki napon smetnje pozitivnog predznaka i iznosa većeg od UNL uzrokovaće na ulazu

sklopa u stanju niskog nivoa povećanje ulaznog napona i njegov prelazak u zabranjeno podruĉje.

Grafiĉki prikaz ovisnosti izlaznoga napona o ulaznom naziva se prenosna karakteristika.

Na slici 3.4. pokazana je prenosna karakteristika sklopa NE. Za ulazne napone manje od UILmax i

veće od UIHmin izlazni je napon praktiĉno neovisan o promjenama ulaznoga napona. Za ulazne

napone iznosa izmeĊu UILmax i UIHmin prenosna je karakteristika vrlo strma, tj. izlazni se napon vrlo

brzo mijenja. Taj dio karakteristike zabranjeno je podruĉje ulaznih napona.

Slika 3.4. Prenosna karakteristika sklopa NE


3.1.4. ULAZNE I IZLAZNE STRUJE

Prilikom meĊusobnog spajanja logiĉkih sklopova moguće su dvije situacije s obzirom na

strujne prilike.

Slika 3.5. Struje pri meĎusobnom opterećenju digitalnih sklopova

Kada je na izlazu digitalnog sklopa stanje visokog nivoa, tj. stanje 1, struja teĉe iz njega u

ulaz drugog sklopa (slika 3.5a). Izlaz prvog sklopa djeluje kao izvor struje za drugi sklop koji

djeluje kao otporno opterećenje prema masi (engl. current sourcing).

IOH je izlazna struja stanja visokog nivoa, odnosno logiĉkog stanja 1 (engl. high level

output current). To je struja koju moţe dati izlaz sklopa kada je na njemu napon iz podruĉja

visokog nivoa, odnosno logiĉko stanje 1.

IIH je ulazna struja stanja visokog nivoa, odnosno logiĉkog stanja 1 (engl. high level input

current). To je struja koja teĉe u ulaz sklopa kada je na njemu napon iz podruĉja visokog nivoa,

odnosno logiĉko stanje 1.

Kada je na izlazu sklopa stanje niskog nivoa, tj. stanje 0, struja teĉe iz ulaza drugog u izlaz

prvog sklopa (slika 3.5b). Izlaz prvog sklopa djeluje kao ponor struje i vuĉe struju iz drugog sklopa

koji djeluje kao otporno opterećenje prema naponu napajanja (engl. current sinking).

IIL je ulazna struja stanja niskog nivoa, odnosno logiĉkog stanja 0 (engl. low level input

current). To je struja koja teĉe iz ulaza sklopa kada je na njemu napon iz podruĉja niskog nivoa,

odnosno logiĉko stanje 0.

IOL je izlazna struja stanja niskog nivoa, odnosno logiĉkog stanja 0 (engl. low level output

current). To je struja koja moţe teći u izlaz sklopa kada je na njemu napon iz podruĉja niskog

nivoa, odnosno logiĉko stanje 0.

3.1.5. FAKTOR GRANANJA

Na jedan izlaz digitalnog sklopa moţe se spojiti više ulaza. Kada je na izlazu stanje niskog

nivoa odnosno stanje 0, opteretni sklopovi šalju u prethodni sklop struju IIL. Zbir struja koje šalju

opteretni sklopovi ne smije preći dopušteni iznos struje koju prethodni sklop moţe primiti, tj. iznos

IOL (slika 3.6a). Isti zakljuĉak moţe se izvesti i u sluĉaju kada je na izlazu sklopa stanje visokog

nivoa, odnosno stanje 1 (slika 3.6b).


Najveći broj ulaza koji se moţe spojiti

na jedan izlaz naziva se faktor grananja (faktor

razgranjivanja, engl. fan out, loading factor).

Faktor grananja je odnos izmeĊu izlazne struje

stanja niskog nivoa IOL i ulazne struje stanja

niskog nivoa IIL , odnosno izlazne struje stanja

visokog nivoa IOH i ulazne struje stanja visokog

nivoa IIH :

Za faktor grananja integralnog sklopa

uzima se onaj iznos koji je manji. Kako je ĉesto

odnos izlazne i ulazne struje za stanje niskog

nivoa manji, to se faktor grananja najĉešće

odreĊuje prema tim strujama.

Slika 3.6. Mogućnost opterećenja logičkih sklopova

a) na izlazu je napon niskog nivoa

b) na izlazu je napon visokog nivoa

3.1.6. BRZINA RADA DIGITALNIH SKLOPOVA

Kada se na ulaz bilo kojeg digitalnog sklopa dovede signal, potrebno je odreĊeno vrijeme tp

da pod uticajem tog signala doĊe do promjene stanja na izlazu sklopa. To vrijeme naziva se vrijeme

kašnjenja (engl. propagation delay time).

Vrijeme kašnjenja mjeri se najĉešće od

trenutka kada promjena ulaznog napona dostigne

50% iznosa do trenutka kada promjena izlaznog

napona dostigne 50% ukupnog iznosa (slika 3.7.).

Poţeljno je da digitalni sklop ima što manju

disipaciju snage i što veću brzinu rada, tj. što manje

vrijeme kašnjenja. To su meĊutim dva meĊusobno

suprotna zahtjeva. Sklopovi s manjim vremenom

kašnjenja imaju veću disipaciju snage i obrnuto.

Stoga se za meĊusobno poreĊenje osobina skupina

integralnih digitalnih sklopova ĉesto uzima podatak

o proizvodu vremena kašnjenja i disipacije snage

(engl. speed-power product). Poţeljno je da taj

podatak bude što niţeg iznosa.

Slika 3.7. Vrijeme kašnjenja


Brzina promjene izlaznog napona iz podruĉja niskog nivoa (logiĉko stanje 0) u podruĉje

visokog nivoa (logiĉko stanje 1) manja je od brzine promjene napona iz podruĉja visokog nivoa

(stanje 1) u podruĉje niskog nivoa (stanje 0). To znaĉi da je vrijeme kašnjenja tpLH pri promjeni

izlaza iz stanja 0 u stanje 1 veće od vremena kašnjenja tpHL pri promjeni izlaza iz stanja 1 u stanje 0.

Vrijeme kašnjenja tP ĉesto se daje kao srednja vrijednost vremena tpLH i tpHL.

3.2. DIGITALNI SKLOPOVI SA BIPOLARNIM TRANZISTORIMA

U ovom će se poglavlju razmotriti rad, svojstva i karakteristiĉne veliĉine osnovnog sklopa

skupine TTL (skraćeno od engl. Transistor-Transistor Logic) i neke posebne izvedbe logiĉkih

sklopova te skupine (sklopovi s otvorenim kolektorom, sklopovi sa Schmittovim okidnim sklopom

na ulazu i sklopovi s tri stanja).

3.2.1. SKLOPOVI SKUPINE TTL

Slika 3.8. Sklop NE u skupini TTL Slika 3.9. Stanje 0 na ulazu sklopa NE skupine

TTL

Na slici 3.8. prikazana je elektriĉna šema sklopa NE iz skupine TTL. Tranzistori Tr3 i Tr4

u izlaznom dijelu sklopa ĉine tzv. protutaktnu sklopku (engl. active pull-up circuit ili totem-pole

output circuit) a tranzistor Tr2 s otpornicima R2 i R3 je sklop za dobijanje komplementarnih

signala.

Kada je na ulazu A napon iz podruĉja niskog nivoa (logiĉko stanje 0), propusno je

polarizovan PN-spoj baza-emiter tranzistora Tri. Struja teĉe iz izvora napajanja preko otpornika R1,

spoja baza-emiter tranzistora Tr1 i ulaza sklopa u zajedniĉku taĉku. Tranzistor Tr2 je bez struje

baze, tj. u zakoĉenju. Zato je i tranzistor Tr4 bez struje baze, tj. u zakoĉenju. Kroz otpornik R2 teĉe

struja baze u tranzistor Tr3 koji je vodljiv i ostvaruje vezu izlaza Y sa naponom napajanja. Izlazni

napon ima iznos iz podruĉja visokog nivoa, što odgovara logiĉkom stanju 1 (slika 3.9. i 3.11a).

Kada je na ulazu A napon iz podruĉja visokog nivoa (logiĉko stanje 1), tada je zaporno

polarizovan spoj baza-emiter tranzistora Tr1. Zato je propusno polarizovan spoj baza-kolektor istog

tranzistora. Iz izvora napajanja, preko otpora R1 i spoja baza-kolektor tranzistora Tr1 teĉe struja


baze tranzistora Tr2. Tranzistor Tr2 je sada vodljiv. Potencijal baze tranzistora Tr3 iznosi 1,1 V što

je nedovoljna propusna polarizacija spoja baza-emiter tog tranzistora i njemu u seriju spojene diode

D1. Tranzistor Tr3 praktiĉki ne vodi pa je izvor napona napajanja odpojen od izlaza Y. Na otporu

R3 nastaje pad napona 0,8 V što odgovara

propusno polarizovanom spoju baza-emiter

tranzistora Tr4. Taj tranzistor je u zasićenju pa

je na izlazu Y napon iz podruĉja niskog nivoa,

odnosno napon koji odgovara logiĉkom stanju 0

(slika 3.11b).

Slika 3.10. Stanje 1 na ulazu sklopa NE skupine TTL

Slika 3.11. Prikaz rada invertora pomoću prekidača

a)ulaz u stanju 0, b) ulaz u stanju 1

Slika 3.13. Djelovanje otvorenog ulaza na

sklopovima NI i NILI

Slika 3.12. Djelovanje otvorenog ulaza sklopa Slika 3.14. Spajanje neiskorštenih ulaza sklopova

u skupini TTL skupine TTL

Osim prikazanog sklopa s jednim ulazom proizvode se još sklopovi s dva, tri, ĉetiri i osam

ulaza. Njihovi ulazni tranzistori imaju onoliko emitera koliko sklop ima ulaza. Sve dok je na bilo

kojem ulazu napon iz podruĉja niskog nivoa (logiĉko stanje 0), propusno je polarizovan PN-spoj


baza-emiter tranzistora Tr1, pa prema tome izlazni napon ima iznos iz podruĉja visokog nivoa, što

odgovara logiĉkom stanju 1.

Otvoren ulaz (engl. unconnected input, floating input) logiĉkih sklopova skupine TTL

djeluje kao da je na ulazu napon iz podruĉja visokog nivoa, tj. logiĉko stanje 1, jer preko tog

emitera ne teĉe struja (slika 3.13.).

Kod sklopa NILI neiskorišten ulaz nikako se ne smije ostaviti otvoren, jer djeluje kao

logiĉko stanje 1 i uzrokuje da je izlaz stalno u logiĉkom stanju 0 bez obzira na ulaze A i B. Sklop

NI s tri ulaza uz jedan će otvoren ulaz djelovati kao sklop s dva ulaza (slika 3.13.). MeĊutim, takav

naĉin se ni u ovom sluĉaju ne preporuĉuje jer otvoren ulaz djeluje kao antena i pogoduje primanju i

širenju smetnji u digitalnom sistemu.

Neiskorišten ulaz spaja se na napon napajanja za sklopove I i NI (slika 3.14a). Otpornik

veliĉine 1 kΩ, sluţi kao zaštita spoja baza-emiter ulaznog tranzistora od mogućih naponskih udara

iz izvora napajanja. Na sklopovima ILI i NILI neiskorišten ulaz spaja se na uzemljenu taĉku (slika

3.14b). Na svim sklopovima neiskorišten ulaz moguće je spojiti s jednim od korištenih. No, pri

tome treba voditi raĉuna o tome da takav spoj moţe znaĉiti dodatno opterećenje izlaza prethodnog

sklopa.

3.2.2. KARAKTERISTIĈNE VELIĈINE SKLOPOVA SKUPINE TTL

Slika 3.15. Osnovno integralno logičko kolo

Karakteristiĉne veliĉine pojedinih integralnih digitalnih sklopova, neophodne za primjenu,

mogu se naći u tvorniĉkim podacima proizvoĊaĉa. Na poĉetku podataka je naziv i oznaka sklopa.

Većina proizvoĊaĉa primjenjuje standardizirane oznake. Po tim oznakama svi digitalni sklopovi

skupine TTL nose oznaku 74 (sklopovi potrošaĉke namjene s temperaturnim podruĉjem rada od 0

do 70°C) ili 54 (sklopovi profesionalne namjene s temperaturnim podruĉjem rada od - 55 do


125°C), a iza njih dvocifreni ili trocifreni broj koji oznaĉava vrstu sklopa prema logiĉkoj funkciji.

To su oznake tzv. standardnih sklopova skupine TTL (tabela 3.1.).

SERIJA KONFIGURACIJA LOGIĈKOG KOLA

7400 4 dvoulazna NI kola

7401 4 dvoulazna NI kola sa otvorenim kolektorom

7402 4 dvoulazna NILI kola

7404 6 NE ili invertorskih kola

7406 6 NE kola sa otvorenim kolektorom

7408 4 dvoulazna I kola

7432 4 dvoulazna ILI kola

7486 4 dvoulazna EX ILI kola

74135 4 dvoulazna EX ILI ili EX NILI kola

Tabela 3.1. Osnovna standarna TTL kola 74

Slika 3.16. Standarna TTL logička kola

Ispred ovih standardiziranih oznaka ĉesto se nalaze slova koja oznaĉavaju proizvoĊaĉa

(npr. MC je oznaka tvrtke Motorola, SN tvrtke Texas Instruments itd.). Slova iza standardizirane

oznake


oznaĉavaju tip kućišta (npr. J za keramiĉko kućište, N za plastiĉno kućište, D za tip kućišta za

površinsku montaţu).

Nazivni iznos napona napajanja sklopova skupine TTL je 5 V sa dopuštenim odstepenem.

Za sklopove serije 54 odstepene moţe biti ± 10%, dok za sklopove serije 74 samo ±5%. Zbog

dopuštenih većih odstepena napona napajanja i šireg temperaturnog podruĉja rada, sklopovi serije

54 mogu raditi u nepovoljnijim uslovima od sklopova serije 74, ali su zbog toga skuplji.

ProizvoĊaĉi digitalnih komponenti razvili su više podskupina koje se meĊusobno razlikuju

po brzini rada, potrošnji snage i iznosima ulaznih i izlaznih struja. Sklopovi tih podskupina

oznaĉavaju se odgovarajućim slovom koje stoji izmeĊu oznaka 74, odnosno 54, i dvozcifrenog ili

trocifrenog broja (tabela 3.2.).

Serija

74

74L

74S

74LS

74AS

74ALS

74F

Opseg napona

napajanja

(VDC)

4,75

÷

5,25

4,75

÷

5,25

4,75

÷

5,25

4,75

÷

5,25

4,5

÷

5,5

4,5

÷

5,5

4,5

÷

5,5

Min UIH

(VDC) 2 2 2 2 2 2 2

Max UIL

(VDC) 0,8 0,8 0,8 0,8 0,8 0,8 0,8

Min UOH

(VDC) 2,4 2,4 2,7 2,7 2,7 2,7 2,7

MaxUOL

(VDC) 0,4 0,4 0,5 0,4 0,4 0,4 0,5

IG

-1,6

mA

-0,18

mA

-2

mA

-0,36

mA

-0,5

mA

-0,1

mA

-0,6

mA

IIK

40

µA

10

µA

50

µA

20

µA

20

µA

20

µA

20

µA

IOS

16

mA

3,6

mA

20

mA

4

mA

20

mA

8

mA

20

mA

IOH

-400

µA

-200

µA

-1

mA

-400

µA

-2

mA

-400

µA

-1

mA

tPH (ns) 8 30 5 8 1,5 7 3,7

tPLH (ns) 13ns 60 5 8 15 5 3,2

fmax (MHz) 35 3 125 45 80 35 100

Snaga

disipacije po

kolu

10

mW

10

mW

20

mW

2

mW

4

mW

1

mW

4

mW

IG – maksimalna ulazna struja logiĉke 0

IIK – maskimalna ulazna struja logiĉke 1

IOS – maksimalna izlazna struja logiĉke 0

IOH – maksimalna izlazna struja logiĉke 1

tPH – vrijeme kašnjenja (visoki na niski nivo)

tPLH – vrijeme kašnjenja (niski na visoki nivo)

fmax – maksimalna radna frekvencija

Tabela 3.2. Karakteristične veličine integrisanih sklopova skupine TTL


Sklopovi sa oznakom 74S pripadaju podskupini Schottky TTL. Naziv su dobili prema

Schottkyjevoj diodi spojenoj izmeĊu baze i kolektora tranzistora. Za tranzistore sa spojenom

Schottkyjevom diodom koristi se poseban simbol (slika 3.18.).

Slika 3.17. Karakteristike TTL sklopova

Napon propusne polarizacije Schottkyjeve diode iznosi oko 0,4 V. Uz napon izmeĊu baze i

emitera tranzistora 0,8 V biće pad napona na Schottkyevoj diodi oko 0,4 V pa napon izmeĊu

kolektora i emitera vodljivoga tranzistora neće pasti niţe od iznosa 0,4 V.

Zbog toga radna taĉka tih vodljivih tranzistora nije duboko u zasićenju, što omogućava brţi

prelaz iz stanja voĊenja u stanje zakoĉenja. Time je vrijeme kašnjenja sklopova te podskupine

smanjeno na 3 ns uz prosjeĉnu potrošnju snage 20 mW.

Uz karateristiĉne veliĉine, navedene u tabeli 3.2., za pouzdan rad digitalnih sklopova

potrebno je poznavati dopuštene iznose ulaznoga napona (engl. absolute maximum ratings). Za

sklopove skupine TTL to je podruĉje od - 0,5 do + 5,5 V. Ako se na ulaz standardnog sklopa

skupine TTL dovede napon veći od iznosa 5,5 V, doći će do proboja spoja emiter-baza tranzistora

Tr1. Negativni naponi većeg iznosa od 0,5 V uzrokovali bi preveliku struju spoja baza-emiter

tranzistora Tr1 (struja HL).

Podaci o karakteristiĉnim veliĉinama sklopova podskupina TTL pokazuju da se s obzirom

na veliĉine ulaznih i izlaznih napona sklopovi razliĉitih podskupina mogu meĊusobno direktno

spajati bez ograniĉenja. Ograniĉenja postoje s obzirom na iznose ulaznih i izlaznih struja, odnosno

faktor grananja pri meĊusobnom spajanju sklopova razliĉitih podskupina.

Prilikom prelaza iz stanja niskog nivoa u stanje visokog nivoa i obrnuto, kratkotrajno

poteĉe znatna struja napajanja logiĉkog sklopa (30 - 50 mA). Uzrok toj pojavi je kratkotrajno stanje

voĊenja oba izlazna tranzistora (slika 3.18.). Tranzistorska sklopka Tr3 se ukljuĉuje, a tranzistorska


sklopka Tr4 se iskljuĉuje. Kako je iskljuĉivanje sklopke duţeg trajanja od ukljuĉivanja sklopke, to

su kratak period istovremeno ukljuĉene obje sklopke što uzrokuje kratkotrajan strujni impuls ICC

kroz izlazne tranzistore (engl. current spike).

U sloţenom digitalnom ureĊaju naći će se veći broj sklopova koji istovremeno mijenjaju

stanje i na svima će se pojaviti strujni impuls ĉije će se djelovanje osjetiti na zajedniĉkoj liniji

napajanja kao zbir svih strujnih impulsa. S obzirom na to da se radi o promjenama struje u vrlo

kratkom vremenu, na zajedniĉkom vodu za napajanje indukovaće se znatan impuls smetnje (u = L ∙

Dl/Dt) što moţe u znatnoj mjeri omesti ispravan rad pojedinih sklopova i cijelog ureĊaja.

Da bi se smanjio utjecaj tih smetnji, prikljuĉuje se na svaki integralni sklop keramiĉki

kondenzator kapaciteta 10 - 100 nF izmeĊu izvoda za napajanje i mase (slika 3.21).

Slika 3.18. Prelazna pojava izmeĎu stanja niskog Slika 3.19. Otklanjanje smetnji na vodu za napajanje

i visokog nivoa

3.2.3. SKLOPOVI S OTVORENIM KOLEKTOROM

Logiĉki sklopovi u skupini TTL proizvode se i u izvedbi u kojoj je kolektor izlaznog

tranzistora direktno vezan za izlaz i nije povezan sa naponom napajanja (slika 3.20.). Takva

izvedba naziva se sklop sa otvorenim kolektorom (engl. open collector).

Da bi sklop mogao logiĉki ispravno funkcionisati, potrebno je izvana dodati otpornik koji

se spaja izmeĊu izlaza i napona napajanja (slika 3.21.).

Slika 3.20. Sklop NE sa otvorenim kolektorom Slika 3.21. Spajanje vanjskog otpornika na sklop sa

otvorenim kolektorom


Iznos otpora R mora biti tako odabran da struja kroz tranzistor u voĊenju ne preĊe dopušteni iznos

IO. S tog gledišta povoljnije je izabrati R što većeg iznosa. MeĊutim, veći iznos otpora R

uzrokovaće pri kapacitivnom opterećenju izlaza sklopa (parazitna ili bilo koja druga kapacitivnost)

usporen prelaz iz stanja 0 u stanje 1 zbog povećane vremenske konstante.

Slika 3.22. Primjer primjene sklopova sa Slika 3.23. MeĎusobno spajanje izlaza sklopova

otvorenim kolektorom sa otvorenim kolektorom

Na najvećem broju sklopova s otvorenim kolektorom vanjski otpornik se spaja na napon

napajanja od 5 V. MeĊutim, postoje sklopovi sa otvorenim kolektorom na kojima se vanjski

otpornik moţe spojiti na viši napon (do 30 V). Ti sklopovi se upotrebljavaju kada je potrebno

meĊusobno spojiti sklopove sa razliĉitim naponima napajanja. Neki od tih sklopova imaju izlazni

tranzistor kroz koji moţe u stanju 0 teći struja do 40 mA. Takvi sklopovi nazivaju se snaţni logiĉki

sklopovi (engl. power gate, buffer, driver). Upotrebljavaju se kada se na izlaz spaja potrošaĉ veće

snage, npr. svjetleća dioda ili zavojnica elektromagneta (slika 3.22.).

Digitalni sklopovi sa otvorenim kolektorom dopuštaju da se zajedno spoji više izlaza (slika

3.23.). Spoj dva ili više izlaza biće u stanju visokog nivoa (logiĉko stanje 1) samo ako je na svim

izlazima istovremeno napon iz podruĉja visokog nivoa (stanje 1). Na taj naĉin ostvarena je

operacija I bez sklopa I. Takav spoj naziva se spojeni I (engl. wired AND).

3.2.4. SKLOPOVI SA TRI STANJA

Vjeţba sa slike 3.24. pokazuje da postoje digitalni sklopovi koji na izlazu mogu imati tri

stanja. Kada je na ulazu E stanje 1, na izlazu Y je stanje koje odgovara stanju na ulazu A. MeĊutim,

kada je na ulazu E stanje 0, na izlazu Y je stanje koje ne odgovara niti stanju 0 niti stanju 1. Takvo

stanje naziva se stanjem visoke impedanse Z. Zato se za takve sklopove kaţe da mogu imati tri

stanja (engl. tri-state logic).

Sklopovi sa tri stanja osim uobiĉajenih logiĉkih ulaza, imaju i poseban upravljaĉki ulaz

(engl. enable). Njime se sklopu dopušta (engl. enabled) izlazno stanje 0 ili 1 u ovisnosti o stanju na

logiĉkim ulazima, odnosno ne dopušta (engl. disabled) ta ovisnost i tada je na izlazu stanje visoke

impedanse Z. Pojednostavnjena šema takvoga sklopa pokazana je na slici 3.25., prikaz rada

pomoću sklopki na slici 3.26. te simbol i tabela stanja na slici 3.27a.

Kada je na ulazu E napon iznosa iz podruĉja visokog nivoa (stanje 1), struja ne moţe teći

kroz diode D3 i D4. Zato stanje na izlazu Y zavisi o stanju na ulazu A (slika 3.25.). Izlaz Y spojen

je na izvor napajanja UCC ili uzemljenu taĉku (slika 3.26., a i b).

Kada je na ulazu E napon iz podruĉja niskog nivoa (stanje 0), propusno su polarizovan

diode D3 i D4. Zato baze tranzistora Tr2, Tr3 i Tr4 ne dobivaju potrebnu pobudu i ne vode (slika

3.25.). Izlaz Y je odspojen od zajedniĉke taĉke i od napona napajanja. Ovo je treće stanje koje se

naziva stanje visoke impedanse Z (slika 3.26c).


U primjeru sa slike 3.25. stanje 0 na upravljaĉkom ulazu E uzrokuje stanje Z na izlazu

(slika 3.27a). Postoje sklopovi kod kojih se stanjem 1 na ulazu E postiţe stanje Z na izlazu sklopa

(slika 3.27b).

Slika 3.25. Pojednostavljena šema sklopa sa tri stanja

Slika 3.24. Djelovanje sklopa sa tri stanja Slika 3.26. Prikaz rada sklopa sa tri stanja a) izlaz u stanju 1,

b) izlaz u stanju 0, c) izlaz u stanju visoke

impedanse


Sklopovi sa tri stanja primjenjuju se, uz ostalo, u sluĉajevima kada je potrebno nekoliko

signala dovesti na zajedniĉko odredište jednom linijom (sabirnica, engl. bus). U odreĊenom

vremenu moţe se prenositi samo jedan signal, dok izlazi ostalih sklopova moraju biti u stanju

visoke impedanse. U primjeru sa slike 3.28. to je signal s ulaza A3 koji se preko izlaza Y3 spaja na

sabirnicu.

Slika 3.27. Simboli i tabela stanja Slika 3.28. Primjer primjene sklopova sa tri stanja

sklopova sa tri stanja


3.3. DIGITALNI SKLOPOVI SA UNIPOLARNIM TRANZISTORIMA

Za integralne digitalne sklopove sa unipolarnim tranzistorima koriste se tranzistori sa

efektom polja i izolovanom upravljaĉkom elektrodom (engl. metal-oxide-semiconductor field-

effect transistor, skraćeno MOSFET).

Od dva tipa MOSFET-a u digitalnim sklopovima koristi se tzv. obogaćeni tip (engl.

enchancement type). U skupini MOS koriste se n-kanalni (engl. n-channel) ili p-kanalni (engl. p-

channel), a u skupini CMOS (engl. complementary MOS) koriste se p-kanalni i n-kanalni

MOSFET zajedno.

Digitalni sklopovi tih skupina omogućuju proizvodnju sklopova sa više elemenata na

jedinici površine nego sklopovi sa bipolarnim tranzistorima. Osim toga, proces proizvodnje u MOS

tehnologiji znatno je jednostavniji od proizvodnje bipolarnih elemenata. Integralni sklopovi

skupine BiCMOS, o kojima će biti govora na kraju ovog poglavlja, sastoje se od unipolarnih i

bipolarnih tranzistora i objedinjuju dobra svojstva jednih i drugih.

3.3.1. SKLOPOVI SKUPINE MOS

Slika 3.29. pokazuje izvedbu sklopa NE u skupini MOS. Tranzistor Tr2 je sklopka ĉije

stanje zavisi o stanju signala na ulazu A. Kada je taj tranzistor u vodljivom stanju, tj. ukljuĉena

sklopka, njegov otpor iznosi oko l kΩ. Kada je tranzistor Tr2 nevodljiv, tj. iskljuĉena sklopka,

njegov otpor je oko 1010

Ω. Tranzistor Tr1 ima ulogu otpornika (engl. load MOSFET). Njegova

upravljaĉka elektroda stalno je spojena na napon napajanja UDD. Zbog toga je taj tranzistor stalno u

vodljivom stanju. Izveden je tako da njegov otpor u vodljivom stanju iznosi oko 100 kΩ. (ima uţi

vodljivi kanal).

Slika 3.29. Sklop NE u Slika 3.30. Sklopovi NI i NILI u skupini MOS

skupini MOS

Slika 3.31. Spojeni I sa sklopovima skupine MOS


Kada je na ulazu A napon UDD, tj. logiĉko stanje 1, tranzistor Tr2 je u stanju voĊenja i ima

otpor iznosa oko 1 kΩ. Odnos otpora djelitelja koji ĉine tranzistori Tr1 i Tr2 takav je da izlazni

napon pribliţno iznosi stoti dio napona napajanja, što znaĉi da je izlaz u stanju 0.

Kada je na ulazu A napon 0 V, tj. logiĉko stanje 0, tranzistor Tr2 je u stanju zakoĉenja i

ima vrlo veliki otpor, oko 1010

Ω. Tranzistori Tri i Tr2 ĉine djelitelj napona u kojem je na

tranzistoru Tr2 praktiĉki sav prikljuĉeni napon jer je njegov otpor oko 105 puta veći od otpora

tranzistora Tr1. Zbog toga je izlazni napon praktiĉki jednak naponu UDD pa je izlaz u logiĉkom

stanju 1.

Ako se u elektriĉnoj šemi sklopa NE izmeĊu tranzistora Tr2 i mase doda treći tranzistor,

dobije se sklop NI (slika 3.30a). Kada je na bilo kojem ulazu tog sklopa napon iz podruĉja niskog

nivoa (stanje 0), na izlazu Y je napon iz podruĉja visokog nivoa (stanje 1) jer je jedan od

tranzistora Tr2 ili Tr3 u nevodljivom stanju. Tek kada su na oba ulaza naponi visokog nivoa (stanje

1), vodljiva su oba tranzistora pa je na izlazu napon niskog nivoa, odnosno logiĉko stanje 0.

Ako se treći tranzistor doda paralelno tranzistoru Tr2, dobije se sklop NILI (slika 3.30b).

Kada je na bilo kojem ulazu napon iz podruĉja visokog nivoa, tj. stanje 1, vodljiv je jedan od

tranzistora Tr2 ili Tr3 pa je na izlazu napon iz podruĉja niskog nivoa, tj. stanje 0. Na izlazu je

napon visokog nivoa, tj. stanje 1, kada su na oba ulaza naponi niskog nivoa, tj. stanje 0, jer su tada

oba izlazna tranzistora Tr2 i Tr3 nevodljiva.

Izlazi sklopova skupine MOS mogu se spajati zajedno zbog ostvarenja operacije spojeni I

(slika 3.31.). MeĊusobnim spajanjem izlaza Y1 i Y2 dobije se operacija Y = Y1∙Y2 . Uvrštavanjem

izraza za Yl i Y2 s obzirom na njihove ulaze A i B, odnosno C i D te primjenom DeMorganove

teoreme na dobiveni izraz, vidi se da se spajanjem dva sklopa NILI s dva ulaza u spojeni I dobije

sklop NILI s ĉetiri ulaza.

3.3.2. SKLOPOVI SKUPINE CMOS

U skupini CMOS (engl. complementary MOS) primjenjuju se p-kanalni i n-kanalni

MOSFET zajedno. Rad sklopova skupine CMOS temelji se na sklopki sa komplementarnim

MOSFET-ovima. Tranzistori su meĊusobno spojeni tako da p-kanalni MOSFET ima spojen sors na

napon napajanja, a n-kanalni na zajedniĉku taĉku. Oba gejta su spojeai zajedno i ĉine ulaz, a

zajedno spojena oba drejna ĉine izlaz (slika 3.32.).

Ako je ulazni napon 0 V (stanje 0 na ulazu A), tranzistor Tr2 ima napon UGS = 0 V i zato je

u zakoĉenju s otporom izmeĊu gejta i sorsa oko 1010

Ω. Gejt tranzistora Tr1 je za napon UDD na

niţem potencijalu od njegova sorsa pa je taj tranzistor u zasićenju. Otpor izmeĊu sorsa i drejna je

oko 1 kΩ. Izlaz Y je praktiĉki odpojen od zajedniĉke taĉke, a spojen na napon napajanja pa je na

izlazu stanje 1.

Slika 3.32. Sklop NE u skupini CMOS Slika 3.33. Sklopovi NI i NILI u skupini CMOS


Kada je ulazni napon UDD (stanje 1 na ulazu A), tranzistor Tr1 ima napon UGS = 0 V i zato

je u zakoĉenju. Otpor izmeĊu njegova drejna i sorsa je oko 1010

Ω. Gejt tranzistora Tr2 je za napon

UDD na pozitivnijem potencijalu od njegova sorsa pa je taj tranzistor u zasićenju. Otpor izmeĊu

drejna i sorsa je oko 1 kΩ. Izlaz Y je sada praktiĉno spojen na masu, a odpojen od napona

napajanja pa je na izlazu stanje 0.

Višestrukim kombinovanjem komplementarnih MOS tranzistora moguće je ostvariti

sklopove NI (slika 3.33a) i NILI (slika 3.33b) koji su osnovni sklopovi u skupini CMOS.

3.3.3. KARAKTERISTIĈNE VELIĈINE SKLOPOVA SKUPINE CMOS

Prvi sklopovi skupine CMOS za opštu primjenu pojavili su se 1968. godine (ameriĉka

tvrtka RCA). Za napon napajanja tih sklopova mogli su se koristiti iznosi 3 do 18 V. Sklopovi su se

oznaĉivali karakteristiĉnim brojem 40 kojem su dodavane dvije ili tri cifre koje su oznaĉavale vrstu

sklopa i slovo B ili UB (kod nekih proizvoĊaĉa A i B). Slovom B oznaĉavaju se sklopovi koji na

izlazu imaju dodan snaţni sklop (buffer). Time se dobiva gotovo pravougaona prenosna

karakteristika (ovisnost izlaznog napona o ulaznome), a time i veći dopušteni iznos smetnji,

jednako vrijeme trajanja tr i tf i njihova neovisnost o vremenu porasta ulaznog signala. Sklopovi bez

snaţnog sklopa na izlazu oznaĉavaju se sa UB (engl. unbuffered).

Od poĉetka sedamdesetih godina dvadesetoga stoljeća pojavljuju se u skupini CMOS

podskupine s karakteristiĉnom oznakom 74, odnosno 54. Sklopovi koji nose oznaku 74 predviĊeni

su za temperaturno podruĉje rada od - 40 do + 85°C, a s oznakom 54 za podruĉje od - 55 do +

125°C.

Sklopovi su tih podskupina (74C i 74HC) s obzirom na raspored izvoda i logiĉke funkcije

kompatibilni sklopovima skupine TTL. Na taj je naĉin omogućeno da se u odreĊenim uslovima

sklopovi nekih podskupina TTL zamijene ekvivalentnim sklopovima podskupine CMOS.

Da bi se omogućila veća kompatibilnost sa sklopovima iz skupine TTL, poslije su razvijene

podskupine 74HCT i 74ACT kod kojih su iznosi ulaznih napona kompatibilni s iznosima izlaznih

napona sklopova skupine TTL (tabela 3.3.)

Serija

74C

4000B

74HC

74HCT

74AC

74ACT

Opseg

napona

napajanja

(VDC)

3

÷

15

3

÷

18

2

÷

6

4,5

÷

5,5

3

÷

5,5

4,5

÷

5,5

Min UIH

(VDC) 2 2,3 3,15 1 3,15 2

Max UIL

(VDC) 1,5 1,3 0,9 0,8 1,35 0,8

Min UOH

(VDC) 4,5 ≈UCC 4,4 3,84 4,2 3,8

MaxUOL

(VDC) 0,5 ≈0 0,1 0,33 0,5 0,5

IG

-0,5

nA

±1,0

µA

±1,0

µA

±1,0

µA

±1,0

µA

±1,0

µA

IIK

5

nA

±1,0

µA

±1,0

µA

±1,0

µA

±1,0

µA

±1,0

µA


IOS

0,4

mA

3

mA

20

µA

20

µA

24

mA

24

mA

IOH

-360

µA

-3

mA

-20

µA

-20

µA

-24

mA

-24

mA

tPH (ns) 90 50 20 40 3 5

tPLH (ns) 90 65 20 40 3 5

fmax (MHz) 2 6 20 24 125 125

Snaga

disipacije po

kolu

Zavisi

od

frekv.

Zavisi

od

frekv.

25

µW

80

µW

440

µW

440

µW

IG – maksimalna ulazna struja logiĉke 0

IIK – maskimalna ulazna struja logiĉke 1

IOS – maksimalna izlazna struja logiĉke 0

IOH – maksimalna izlazna struja logiĉke 1

tPH – vrijeme kašnjenja (visoki na niski nivo)

tPLH – vrijeme kašnjenja (niski na visoki nivo)

fmax – maksimalna radna frekvencija

Tabela 3.3. Karakteristične veličine integrisanih sklopova skupine CMOS

Jedno od glavnih osobina digitalnih sklopova skupine CMOS je vrlo mala potrošnja snage.

Ona iznosi u statiĉkim uslovima svega nekoliko nW. U bilo kojemu stanju na izlazu teĉe gotovo

zanemariva struja iz izvora napajanja jer je uvijek barem jedan od tranzistora izmeĊu izvora

napajanja i zajedniĉke taĉke u zakoĉenju.

Slika 3.34. Karakteristike CMOS logičkih kola

MeĊutim, u dinamiĉkom reţimu rada potrošnja snage je veća i zavisi o frekvenciji na kojoj

sklop radi. Razlog tome prikazan je na slici 3.35. Pri svakoj promjeni izlaznog napona iz logiĉkog


stanja 0 u stanje 1, poteĉe iz izvora napajanja preko vodljivog tranzistora Tr1, struja nabijanja

parazitne kapacitivnosti (paralelni spoj ulazne kapacitivnosti opteretnog sklopa i vlastite izlazne ka-

pacitivnosti). Pri prelazu izlaznog napona iz logiĉkog stanja 1 u stanje 0 parazitna se kapacitivnost

izbija preko vodljivog tranzistora Tr2.

Slika 3.35. Nabijanje i izbijanje parazitne kapacitivnosti sklopova skupine CMOS

Zbog malih iznosa ulaznih struja sklopova iz skupine CMOS (0,1 mA ili manje), ulaz

praktiĉki ne opterećuje strujno izlaz prethodnoga sklopa. MeĊutim, ulaz sklopa CMOS djeluje kao

kapacitivno opterećenje prethodnog izlaza, što utieĉe na brzinu rada i time ograniĉava faktor

grananja. Do frekvencije 1MHz moţe se raĉunati s faktorom grananja 50. Za veće frekvencije

faktor grananja je manji.

Prema podacima iz tabele 3.3. vidi se da dopušteni iznos napona smetnji pri naponu

napajanja UDD= 5 V iznosi u najnepovoljnijem sluĉaju 1,45 V, odnosno oko 30% iznosa napona

napajanja. To je u usporedbi sa sklopovima iz skupina s bipolarnim tranzistorima znatno povećanje

imunosti na smetnje.

Izlazi standardnih sklopova skupine CMOS ne smiju se spajati zajedno. Kada su izlazi

spojenih sklopova u razliĉitom stanju, kroz vodljive tranzistore oba sklopa teĉe struja iz izvora

napajanja (slika 3.36.). Vodljivi tranzistori jednakih otpora djeluju kao djelitelj napona napajanja

pa izlazni napon ima iznos UDD/2, odnosno nalazi se u zabranjenom podruĉju. Taj napon i struja

kroz tranzistore daju potrošnju snage koji moţe dovesti do oštećenja tranzistora.

Kada je potrebno dva ili više izlaza meĊusobno spojiti radi ostvarivanja funkcije spojeni I,

koriste se sklopovi s otvorenim drejnom (slika 3.37.). To su sklopovi kojima je izostavljen izlazni

p-kanalni MOSFET pa je potrebno izmeĊu izlaza i izvora napajanja spojiti vanjski otpornik RD.

Slika 3.36. Naponi i struje pri spajanju Slika 3.37. Sklopovi sa otvorenim drejnom

izlaza sklopova skupine CMOS


3.3.4. OSJETLJIVOST SKLOPOVA SA UNIPOLARNIM TRANZISTORIMA NA STATIĈKI

ELEKTRICITET

Svi sklopovi sa unipolarnim tranzistorima osjetljivi su na statiĉki elektricitet. I vrlo mala

koliĉina statiĉkog elektreciteta moţe dovesti do proboja tankog sloja oksida izmeĊu upravljaĉke

elektrode (gejta) i vodljivog sloja podloge. Iako su tranzistori na ulazu integralnih digitalnih

sklopova skupine CMOS zaštićeni diodama, treba i s njima postupati vrlo paţljivo i drţati se uputa

proizvoĊaĉa.

Pojedini tipovi sklopova sa MOSFET-ovima isporuĉuju se tako da su im izvodi meĊusobno

kratko spojeni prstenom od metala ili vodljivom spuţvom. Prsten se smije skinuti tek nakon što se

sklop zalemi. Svi metalni dijelovi koji dolaze u dodir sa sklopom moraju biti uzemljeni, ukljuĉujući

i lemni šiljak pri lemljenju. Sklop se drţi prstima za kućište i ne ispušta dok se ne zaleme svi izvo-

di. Izvode ne treba nikako dirati prstima. Dodir prstima moţe dati statiĉki elektricitet dovoljan za

uništenje sklopa. Sklop se ne smije odpajati ili spajati u strujni krug pod naponom napajanja.

Signali se ne smiju dovoditi na ulaze sklopa ako nije prikljuĉen napon napajanja.

3.3.5. SKLOPOVI SKUPINE BICMOS

U drugoj polovini osamdesetih godina 20. stoljeća razvijena je skupina integralnih

sklopova pod nazivom BiCMOS. Sklopovi te skupine objedinjuju dobra svojstva sklopova s

bipolarnim tranzistorima (velika mogućnost opterećenja, velika brzina rada) i s unipolarnim

tranzistorima (mali potrošnja snage). Naziv te skupine sklopova upućuje na to da se radi o

kombinaciji bipolarnih i unipolarnih CMOS tranzistora (slika 3.38.):

Izlazni stepen sa bipolarnim tranzistorima (slika 3.38.) omogućava opterećenje izlaza u

stanju 0 strujom od 48 mA kod standardnih logiĉkih sklopova, a kod snaţnih sklopova 64 mA.

Napon napajanja tih sklopova je 5 V. Ulazni i izlazni

naponi su iznosa koji omogućuju direktno spajanje sa

sklopovima skupine TTL (U0H = 2,4 V, U0L = 0,5 V).

Ulaz je zaštićen od statiĉkog naboja.

Prvi sklopovi te skupine nose oznake 74BCT

ili 74BC. Nakon njih razvijena je podskupina

poboljšani BiCMOS (engl. Advanced BiCMOS); ti

sklopovi imaju znatno smanjenu potrošnju snage i

vrijeme kašnjenja. Sklopovi te skupine nose oznake

74ABT, odnosno kod nekih proizvoĊaĉa 74FCT.

Najveću primjenu sklopovi te skupine imaju

pri povezivanju sklopova na sabirnice i prenosu

digitalnih signala linijama (snaţni logiĉki sklopovi i

odvojna pojaĉala). Većina sklopova je sa tri izlazna

stanja.

Slika 3.38. Izlazni dio sklopova

skupine BiCMOS


3.4. MEĐUSOBNO SPAJANJE SKLOPOVA RAZLIĈITIH SKUPINA

U digitalnim ureĊajima se pojavljuje potreba meĊusobnog spajanja digitalnih sklopova

razliĉitih skupina kao i povezivanja digitalnih sklopova s drugim elektroniĉkim elementima kao što

su mehaniĉka sklopka ili operaciono pojaĉalo.

Razliĉiti naponi napajanja, razliĉiti nivoi izlaznih i ulaznih napona, razliĉite mogućnosti

opterećenja izlaza i razliĉite brzine rada osnovni su uzroci poteškoća koje nastaju kada je potrebno

meĊusobno spojiti sklopove razliĉitih skupina. Ponekada nije moguće direktno spajanje, nego je

potrebno koristiti meĊusklopove (engl. interface).

3.4.1. SPAJANJE IZLAZA SKLOPOVA TTL SA ULAZOM SKLOPOVA CMOS

Prilikom meĊusobnog spajanja izlaza sklopova skupine TTL i ulaza sklopova CMOS

osnovnu poteškoću ĉini nivo izlaznog napona sklopova TTL pri stanju 1. Ona je ĉak i pri istom

naponu napajanja (5 V) nedovoljna za većinu sklopova iz skupine CMOS.

Kada je napon napajanja sklopova TTL i CMOS jednak (5 V), meĊusobno spajanje

moguće je ostvariti spajanjem otpornika R izmeĊu spojišta izlaza sklopa TTL i ulaza sklopa CMOS

i napona napajanja (slika 3.39.). S iznosom otpora R reda veliĉine kilooma podiţe se nivo izlaznog

napona sklopa TTL. Najmanji iznos otpora R uslovljen je dopuštenom strujom IOL sklopa TTL.

MeĊutim, ulazna kapacitivnost sklopova CMOS pri stanju visokog izlaznog nivoa (stanje 1) nabija

se preko otpora R. Uz veliki iznos otpora R dolazi do znatnog smanjenja brzine rada što ograniĉava

odabir većih iznosa.

Kada su naponi napajanja sklopova TTL i CMOS razliĉiti, nuţna je upotreba sklopova sa

otvorenim kolektorom (slika 3.40.). U tom sluĉaju primijenjuju se sklopovi sa otvorenim

kolektorom kojima je moguće vanjski otpornik spojiti na napon veći od 5 V, tj. sklopovi kod kojih

izlazni napon UOH moţe biti veći od napona napajanja UCC.

Upotrebom sklopova podskupina 74HCT i 74ACT, koji su kompatibilni sa sklopovima

TTL, olakšano je meĊusobno spajanje sklopova iz skupina TTL i CMOS.

Slika 3.39. Spajanje sklopova TTL i CMOS Slika 3.40. Spajanje sklopova TTL i CMOS

uz jednake napone napajanja uz različite napone napajanja


3.4.2. SPAJANJE IZLAZA SKLOPOVA CMOS SA ULAZOM SKLOPOVA TTL

Pri spajanju ulaza sklopova TTL na izlaz sklopova CMOS, uz poteškoće uzrokovane

razliĉitim naponima napajanja pojavljuje se poteškoća vezana za mogućnost opterećenja izlaza

sklopa CMOS ulaznom strujom sklopa TTL u stanju 0 (slika 3.41.). Kod sklopova pojedinih

podskupina moţe se dogoditi da je ulazna struja IIL sklopa TTL pri stanju 0 veća od izlazne struje

IOL sklopa CMOS.

Za meĊusobno spajanje ulaza sklopova TTL na izlaz sklopova CMOS najĉešće se

upotrebljavaju snaţni integralni meĊusklopovi (slika 3.42.) ili sklopovi podskupina 74HCT i

74ACT, koji su kompatibilni sa sklopovima TTL.

Slika 3.41. Struje pri meĎusobnom spajanju Slika 3.42. Primjeri spajanja sklopova skupina CMOS

sklopova skupina CMOS i TTL i TTL upotrebom snažnih meĎusklopova

3.4.3. MEĐUSOBNO SPAJANJE DIGITALNIH SKLOPOVA S OSTALIM SKLOPOVIMA

Kada se na ulazu digitalnog sklopa nalazi sklopka, potrebno je ulaz sklopa spojiti preko

otpora R na izvor napajanja (slika 3.43.). Bez otpora R ulaz digitalnog sklopa je u zraku kada je

sklopka iskljuĉena. Na izbor iznosa otpora R utiĉe dopušteno opterećenje izvora i potrebna brzina

rada. Uz veći otpor R biće manje opterećenje izvora napajanja kada je sklopka ukljuĉena. MeĊutim,

veći iznos otpora R usporava rad sklopa jer sa ulaznom kapacitivnošću CU digitalnog sklopa daje

vremensku konstantu RCU koja je uzrok usporenog porasta ulaznog napona. Praktiĉni iznosi otpora

R kreću se u granicama od 1 do 10 kΩ.

Razliĉitost nivoa izlaznih napona operacionog pojaĉala i ulaznih napona digitalnih

sklopova osnovna je poteškoća pri meĊusobnom spajanju te dvije vrste sklopova. Vezu izmeĊu

izlaza operacionog pojaĉala i ulaza bilo koje vrste digitalnih sklopova moguće je ostvariti

upotrebom tranzistora (slika 3.44.). Otpornik RB sluţi za podešavanje potrebne struje baze

tranzistora, zaštitu izlaza operacionog pojaĉala i ograniĉenje struje diode. Dioda D sluţi za zaštitu

tranzistora od prevelikog iznosa negativnog napona izmeĊu baze i emitera. Tranzistor djeluje kao

sklopka i na izlazu daje napone UCEzas što odgovara stanju 0, odnosno napon UCC što odgovara

stanju 1.

Za spajanje ulaza digitalnih sklopova na integralne komparatore upotrebljavaju se izvedbe

komparatora kojima je izlazni tranzistor sa otvorenim kolektorom. Zato je na izlaz takvog sklopa

potrebno spojiti vanjski otpornik R, reda veliĉine kilooma, prema naponu napajanja digitalnog

sklopa (slika 3.45.), ĉime se postiţe nivo izlaznog napona komparatora prilagoĊen potrebama ulaza


digitalnog sklopa. Neki komparatori imaju izlazni napon prilagoĊen stanjima niskog i visokog

nivoa digitalnih sklopova skupine TTL.

Slika 3.43. Prekidač na ulazu digitalnog sklopa Slika 3.44. Spajanje digitalnog sklopa na izlaz

operacionog pojačavača

Slika 3.45. Spajanje digitalnog sklopa na izlaz komparatora


4. AKOMULACIONA I UOBLIĈAVAĈKA KOLA

4.1. RC KOLO

ODZIV KOLA NA USAMLJENI PRAVOUGAONI IMPULS

ODZIV KOLA NA POVORKU PRAVOUGAONIH IMPULSA

4.2. DIODNI UOBLIĈAVAĈI

SERIJSKI DIODNI UOBLIĈAVAĈ

PARALELNI DIODNI UOBLIĈAVAĈ

4.3. TRANZISTORSKI UOBLIĈAVAĈI

Linearna impulsna kola su kola koja ne sadrţe nelinearni element, odnosno prekidaĉ, već samo

akumulacionu mreţu kapacitivnog ili induktivnog karaktera.

Elektriĉne mreţe koje sadrţe reaktivne komponente nazivaju se akumulacione. Kao reaktivna

komponenta najĉešće se pojavljuje kapacitivnost a rjeĊe induktivnost.

Zahvaljujući postojanju akumulirane energije u kondenzatoru ili zavojnici energetsko stanje

akumulacione mreţe ne moţe se izmijeniti trenutno. Za promjenu stanja u ovakvim mreţama je

potrebno neko vrijeme, pa se ove mreţe nazivaju još i vremenskim. Kao takve, ove mreţe se pojavljuju

u svim elektronskim kolima koja posjeduju svojstvo generisanja vremenskih intervala u vidu impulsa

odreĊenog trajanja.

Ako se kroz akumulacionu mreţu prenosi prostoperiodiĉni signal u ustaljenom stanju, njegov

će oblik na izlazu u potpunosti odgovarati onom na ulazu, a uticaj kola će biti izraţen odnosom

amplituda signala na ulazu i izlazu, te njihovim faznim stavom.

Nesinusoidalni napon će pri prolasku kroz linearnu akumulacionu mreţu pretrpjeti izmjenu i

po amplitudi i po obliku. Prema tome, u impulsnoj i digitalnoj elektronici su ova kola od posebnog

znaĉaja. Nesinusoidalni naponski oblici se kratko nazivaju impulsima. Prije nego što preĊemo na

rješavanje akumulacionih mreţa u radu sa nesinusoidalnim naponima potrebno je definisati pojam

impulsa.

Impulsi su pojave djelovanja napona ili struje odreĊenih oblika unutar odreĊenog

vremenskog intervala.

Najĉešće su promjene napona i struje nagle, pa se radi o skokovitim promjenama i

pravougaonim impulsima. Na slici su dati razni oblici impulsa:

Slika 4.1. Najčešće korišteni oblici impulsa


4.1. RC KOLO

Najjednostavnije linearno kolo prikazano je na slici 4.2. Linearna kola koja u sebi sadrţe

akomulacione elemente (zavojnica i kondenzator) nazivaju se još i akumulaciona kola.

Akumulaciona komponenta u ovoj mreţi je kondenzator C. Energetsko stanje kondenzatora zavisi

od struje u kolu.

Slika 4.2. RC kolo

Ako se na ulaz RC kola dovede skok napona sa 0V na napon U i uz prazan kondenzator, na

poĉetku će se sav pad napona naći na otporu R. Struja koja teĉe kroz kolo u poĉetku će biti

maksimalna i iznosiće

I=U

R ,

kako vrijeme protiĉe kondenzator će se puniti a struja opadati i iznositi će:

I=U-uc

R .

Zbog ovoga će promjena napona na kondenzatoru u

poĉetku biti brza a kasnije sve sporija. Napon na otporu

će u poĉetku biti maksimalan i jednak naponu na ulazu U

a kako vrijeme protiĉe ovaj napon će se smanjivati po

eksponencijalnom obliku dok će napon na kondenzatoru

da raste kao što je prikazano na slici 4.3.

Slika 4.3. Odziv RC kola

Brzina promjene napona ovisiće o vrijednostima otpora R i kondenzatora C. Proizvod R·C naziva

se vremenska konstanta i ima dimenziju vremena.

[s]

Što je vremenska konstanta veća promjena napona je sporija. Dakle vremenska konstanta je

veliĉina koja odreĊuje brzinu promjene stanja u akumulacionom kolu.


4.1.1. ODZIV RC KOLA NA USAMLJENI PRAVOUGAONI IMPULS

Za vrijeme trajanja ulaznog idealnog pravougaonog impulsa, napon na izlazu RC kola

mijenjaće se kao u sluĉaju skokovite pobude. Na završetku ulaznog impulsa izlazni napon će se

smanjivati po eksponencijalnom zakonu, jer se kondenzator prazni.

Slika 4.4. Odziv RC kola na usamljeni pravougaoni impuls

4.1.2. ODZIV RC KOLA NA POVORKU PRAVOUGAONIH IMPULSA

Pri posmatranju odziva RC kola na povorku pravougaonih impulsa treba razlikovati

prelazno stanje i stacionarno stanje.

Za vrijeme trajanja prelazne pojave (slika 4.5.) na kondenzatoru se postepeno uspostavlja

istosmjerna komponenta jednaka istosmjernoj komponenti ulaznog napona. Što je vremenska

konstanta RC kola veća u odnosu na trajanje impulsa T1 i pauze T2 to će prelazna pojava duţe

trajati. Ako je vremenska konstanta vrlo mala u odnosu na vremena T1 i T2 prelazna pojava su

uopšte ne uoĉava

Slika 4.5. Odziv RC kola na povorku pravougaonih impulsa

U sluĉaju kada je vremenska konstanta velika u odnosu na trajanje impulsa i pauze meĊu

impulsima, kondenzator se ne stigne napuniti u toku trajanja impulsa, niti isprazniti u toku pauze.

Tada su promjene napona na kondenzatoru odreĊene duţinom trajanja impulsa i pauze meĊu

impulsima.


4.2. DIODNI UOBLIĈAVAĈI

Osim linearnog oblikovanja impulsa moguće je vršiti i nelinearno oblikovanje impulsa kolima koja

sadrţe nelinearne elemente (diode i tranzistore…).

Najjednostavnija nelinearna uobliĉavaĉka kola koriste diodu kao nelinerni element, otpornik R i

izvor napajanja. Kako diode moţe biti vezana u serijskoj i paralelnoj grani, razlikujemo serijske i

paralelne diodne ograniĉavaĉe.

4.2.1. SERIJSKI DIODNI UOBLIĈAVAĈ

Slika 4.6. Serijski diodni uobličavač

4.2.2. PARALELNI DIODNI UOBLIĈAVAĈ


Slika 4.7. Paralelni diodni uobličavač

4.3. TRANZISTORSKI UOBLIĈAVAĈ

Osim linearnog oblikovanja impulsa moguće je vršiti i nelinearno oblikovanje impulsa, kolima koja

sadrţe nelinearne elemente (tranzistore).

Kao tranzistorski uobliĉavaĉ koristi se tranzistor u spoju sa zajedniĉkim emiterom kao što je

prikazano na slici 4.8.

a) b)

Slika 4.8. Tranzistorski uobličavač a) šema spoja b) vremenski dijagram

Ako na ulaz tranzistora sa zajedniĉkim emiterom dovedemo sinusni napon na izlazu ćemo dobiti

pravougaoni impuls. Kada je ulazni napon manji od napona praga provoĊenja tranzostora,

tranzistor će biti u zakoĉenju a izlazni napon jednak naponu napajanja. Kada ulazni napon bude

veći od napona praga provoĊenja tranzistor će preći u zasićenje i izlazni napon će biti pribliţno

jednak 0. Odatle moţemo zakljuĉiti da tranzistorski uobliĉavaĉ ulazni naizmjeniĉni signal

preoblikuje u izlazni istosmjerni pravougano promjenljivi napon.


5. MULTIVIBRATORI

5.1. BISTABILNI MULTIVIBRATORI

TRANZISTORSKA IZVEDBA BISTABILA

SR FLIP-FLOP

UPRAVLJANI SR FLIP-FLOP

D FLIP-FLOP

IVICOM OKIDANI FLIP-FLOP

JK FLIP-FLOP

DVOSTRUKI FLIP-FLOPOVI

FLIP-FLOPIVI SA ASINHRONIM ULAZIMA

INTEGRALNE IZVEDBE FLIP-FLOPA

5.2. MONOSTABILNI MULTIVIBRATORI 79

TRANZISTORSKA IZVEDBA MONOSTABILA

SKLOPOVI ZA KAŠNJENJE IMPULSA IZVEDENI POMOĆU OSNOVNIH LOGIĈKIH

SKLOPOVA

INTEGRALNE IZVEDBE MONOSTABILA

INTEGRALNI MONOSTABIL 74121

INTEGRALNI MONOSTABIL 74123

5.3. ASTABILNI MULTIVIBRATORI

TRANZISTORSKA IZVEDBA ASTABILA

IZVEDBA ASTABILA POMOĆU LOGIĈKIH SKLOPOVA

INTEGRALNE IZVEDBA ASTABILA

5.4. VREMENSKI SKLOP

IZVEDBA MONOSTABILA POMOĆU VREMENSKOGA SKLOPA 555

IZVEDBA ASTABILA POMOĆU VREMENSKOGA SKLOPA

Multivibratori su sklopovi sa dva razliĉita stanja. Do promjene stanja multivibratora moţe

doći na dva naĉina: djelovanjem vanjskog signala i bez djelovanja vanjskog signala. Stanje koje je

moguće promijeniti samo djelovanjem vanjskog signala naziva se stabilno stanje. Stanje koje se

mijenja bez djelovanja vanjskog signala naziva se kvazistabilno stanje. Na osnovu mogućih

kombinacija stanja razlikuju se tri vrste multivibratora:

bistabilni, kojem su oba stanja stabilna

monostabilni, koji ima jedno stabilno i jedno kvazistabilno stanje

astabilni, koji ima oba stanja kvazistabilna.

Svaki od tih multivibratora moţe se realizirati pomoću tranzistora, a u digitalnoj elektronici

pomoću logiĉkih sklopova. MeĊutim, u praksi digitalne elektronike najviše se upotrebljavaju

integrisane izvedbe pa će njima biti poklonjena najveća paţnja. Osim toga postoje integralni sklopovi

koji se mogu upotrebljavati i kao monostabilni i kao astabilni multivibrator, tzv. vremenski sklopovi

od kojih se obraĊuje jedan primjer.


5.1. BISTABILNI MULTIVIBRATORI

Za digitalne sklopove obraĊene u prethodnim poglavljima karakteristiĉno je da stanje

izlaza zavisi o trenutnom stanju na ulazima. Novo stanje na izlazu ne zavisi o prethodnom stanju

izlaza. Takvi sklopovi nemaju osobinu pamćenja i nazivaju se kombinacioni sklopovi (engl.

combinational circuits).

MeĊutim, za gradnju digitalnih ureĊaja neophodni su i sklopovi koji mogu zadrţati stanje

na izlazu i nakon promjene stanja na ulazu. Takvi sklopovi nazivaju se sekvencijalni sklopovi

(engl. sequential circuits).

Osnovni sklop sa osobinum pamćenja u digitalnoj elektronici je bistabilni multivibrator,

kraće bistabil (engl. bistable multivibrator, flip-flop, njem. bistabile Kippstufe). Već je prije

spomenuto da bistabil ima dva stabilna stanja (otuda i naziv sklopa) koja se oznaĉavaju binarnim

simbolima 0 i 1. Prema tome, u zavisnosti o stanju u kojemu se nalazi, bistabil pamti 0 ili 1.

Flip-flop ima dva izlaza koji se obiĉno oznaĉavaju s Q i , odnosno Q'. Kada je na izlazu

Q napon koji odgovara logiĉkoj jedinici, tada je flip-flop u stanju 1. Istovremeno je na izlazu

stanje 0. Kad je na izlazu Q napon koji odgovara logiĉkoj nuli, tada je flip-flop u stanju 0.

Istovremeno je na izlazu stanje 1. Stoga se izlaz Q naziva pravim izlazom flip-flopa. Kako je

stanje izlaza komplement od stanja na pravom izlazu, to se izlaz naziva komplementarnim

izlazom flip-flopa.

Svaki flip-flop ima više ulaza preko kojih se moţe postaviti u ţeljeno stanje. Prema djelovanju

signala na ulazima, ima nekoliko osnovnih tipova flip-flopova. Djelovanje ulaza prikazuje se

tabelama stanja i dijagramima stanja. Staro stanje flip-flopa oznaĉava se oznakom Qn, a novo stanje

oznakom Qn+1.

5.1.1. TRANZISTORSKA IZVEDBA BISTABILA

Pri ukljuĉenju sklopa na napon napajanja, zbog odstepena vrijednosti komponenata od

nazivnih, jedan tranzistor ode u zasićenje a drugi u zakoĉenje. Ako je tranzistor Tr1 u zasićenju,

tada je tranzistor Tr2 u zakoĉenju. Na kolektoru tranzistora Tr1 je mali napon zasićenja:

Preko otpornog djelitelja R1/R2 taj se napon prenosi na bazu tranzistora Tr2. Kako je to vrlo

mali napon, blizu 0 V, tranzistor Tr2 je u zakoĉenju pa je na njegovom kolektoru napon napajanja

umanjen za pad napona na otporu RC2 koji stvara struja djelitelja R3/R4 i preostala struja kolektora

IC0:

Slika 5.1. Šema bistabila Slika 5.2. Bistabil sa statičkim ulazima za okidanje


Napon UCE2 dovoljno je velik da podrţava struju zasićenja tranzistora Tr1. Dakle, na izlazu

Q1 je napon koji odgovara stanju 0, a na izlazu Q2 je napon koji odgovara stanju 1.

U drugom stabilnom stanju tranzistor Tr1 je u zakoĉenju, a tranzistor Tr2 u zasićenju, odnosno na

izlazu Q1 je napon koji odgovara stanju 1, a na izlazu Q2 je napon koji odgovara stanju 0.

Kako bi se bistabilima mogla mijenjati stanja, potrebno je na osnovni spoj dodati ulaze preko kojih

će djelovati odgovarajuća pobuda. Ulazi preko kojih se promjena stanja bistabila (okidanje, engl,

trigger, njem. Steuerung) postiţe djelovanjem istosmjernog pozitivnog napona (slika 5.2.), nazivaju

se statiĉki ili direktni ulazi i obiĉno se oznaĉavaju sa S i R (od engl, set i reset). Takav bistabil

naziva se SR-bistabil.

Do promjene stanja dolazi kada pozitivni napon djeluje na ulaz spojen na bazu tranzistora

koji ne vodi (npr. R). Time taj tranzistor prelazi u zasićenje pa se njegov kolektorski napon smanji

na UCEzas što preko otpornoga dijelila R3/R4 djeluje na bazu susjednoga tranzistora Tr1 i dovodi ga

u zakoĉenje. Njegov izlazni napon poraste pribliţno na iznos Ucc što odrţava tranzistor Tr1, koji je

proveo, u zasićenju i nakon prestanka djelovanja pobude s ulaza. Do nove promjene stanja moţe

doći samo ako se pozitivni napon dovede na ulaz S. Time tranzistor Tr1 dolazi u zasićenje, a

tranzistor Tr2 u zakoĉenje. Istovremeno dovoĊenje pozitivnog napona na oba ulaza nije dopušteno.

Ulazi preko kojih se promjena stanja bistabila postiţe dovoĊenjem pozitivnih impulsa

nazivaju se dinamiĉki ulazi i obiĉno se oznaĉavaju s J i K (slika 5.3.). Impuls djeluje samo preko

onog ulaza koji je spojen na bazu tranzistora koji je vodljiv. Takav bistabil naziva se JK bistabil.

Ako je tranzistor Tr1 u zasićenju, pozitivni impuls će djelovati samo ako se dovede na ulaz

J. Impuls će preko diode D3 i vodljivog tranzistora Tr1 nabiti kondenzator C1. Pri prestanku

djelovanja impulsa kondenzator C, izbija se preko otpornika R5 i vodljivog tranzistora Tr1. Na

otporniku R5 nastaje nagativni impuls (djelovanje CR-mreţe) koji preko diode D1 dovodi tranzistor

Tr1 u zakoĉenje. To uzrokuje povećanje napona UCE1 što preko djelitelja R1/R2 dovodi tranzistor

Tr2 u zasićenje. Do nove promjene stanja moţe doći samo ako se pozitivni napon dovede na ulaz

K.

Slika 5.3. Bistabil sa dinamičkim ulazima za okidanje


5.1.2. SR FLIP-FLOP

Flip-flopovi se mogu realizirati pomoću logiĉkih sklopova. Primjer jednostavne realizacije

pokazan je na slici 5.4. Prema oznakama ulaza flip-flop se naziva SR flip-flop.

Kad je na oba ulaza stanje 0, flip-flop ostaje u zateĉenom stanju, tj. ne mijenja stanje.

DovoĊenjem stanja 1 na ulaz S, uz stanje 0 na ulazu R, flip-flop se postavlja u stanje 1. Izlaz Q

prelazi u stanje 1 ako je prethodno bio u stanju 0, odnosno ostaje u stanju 1 ako je prethodno bio u

stanju 1. DovoĊenjem stanja 1 na ulaz R, uz stanje 0 na ulazu S, flip-flop se postavlja u 0. Izlaz Q

prelazi u stanje 0 ako je prethodno bio u stanju 1, odnosno ostaje u stanju 0 ako je prethodno bio u

stanju 0. Ako je na oba ulaza istovremeno stanje 1, biće tog trenutka oba izlaza u stanju 0.

MeĊutim, to stanje izlaza nije stabilno jer pri prelazu oba ulaza u stanje 0 nije moguće pouzdano

utvrditi koje će stanje biti na izlazu Q, odnosno . Stoga se ta kombinacija ne koristi, odnosno

smatra se zabranjenom (engl. not allowed). Djelovanje ulaza SR flip-flopa pokazuje slika 5.5.

*- nedopušteno stanje na ulazima

Slika 5.4. SR-flip flop izveden pomoću NILI kola Slika 5.5. Simbol i tabela stanja SR flip flopa

Primjer 5.1.

Djelovanje impulsa na jednostavni SR flip flop

Prvi impuls (stanje 1) na ulazu S uz istovremeno stanje 0 na ulazu R dovodi flip flop iz

stanja 0 u stanje 1. U vremenu do dolaska drugog impusa oba ulaza su u stanju 0 ape

nema promjene stanja izlaza Q. Izlaz Q ostaje u stanju 1 i nakon prestanka

djelovanja impulsa na ulazu S.

Drugi impuls na ulazu S ne izaziva promjenu stanja jer je flip flop već u stanju 1. Flip flop

je moguće vratiti u stanje 0 dovoĊenjem impulsa na ulaz R (stanje 1) uz istovremeno

stanje 0 na ulazu S.

S R Qn+1

0 0 Qn

0 1 0 1

1 0 1 0

1* 1* 0 0


5.1.2. UPRAVLJANI SR FLIP-FLOP

Flip-flopovi su osnovni elementi mnogih sloţenih digitalnih sklopova. Da bi se u takvom

sloţenom sklopu mogao sinhronizirati rad skupine flip-flopova, potrebno je da flip-flopovi, osim

ulaza S i R, imaju poseban ulaz za upravljanje CLK ili CP na koji se dovode upravljaĉki impulsi ili

takt impulsi (engl. clock pulse). Ulazi za podatke S i R nazivaju se tada sinhroni ulazi (engl.

synchronous inputs). Flip-flopovi sa ulazom za upravljanje nazivaju se upravljani flip-flopovi

(engl. clocked flip-flop).

Slika 5.6. Logička šema, simbol i tabela stanja upravljanog SR flip flopa

Upravljaĉki sklop upravljanog flip-flopa, ostvaren sklopovima I (slika 5.6.) omogućava ili

zabranjuje pristup podatka sa ulaza S i R u sam flip-flop. Kada je upravljaĉki ulaz CP u stanju 0,

oba neposredna ulaza bistabila su u stanju 0 bez obzira na stanje ulaza S i R. Stoga flip-flop

zadrţava prethodno stanje. Prelaz iz stanja 0 u stanje 1 na upravljaĉkom ulazu omogućava vezu

ulaza S i R sa ulazima samog flip-flopa i u skladu s tim odgovarajuću promjenu stanja na izlazima.

Kada su ulazi S i R istovremeno u stanju 1, oba izlaza bistabila će biti, za vrijeme trajanja takt

impulsa, u stanju 0. MeĊutim, nakon prestanka djelovanja takt impulsa (CP = 0), izlazi flip-flopa

mogu biti u bilo kojem stanju.

Primjer 5.2.

Djelovanje impulsa na upravljani SR flip flop

Pri prvom upravljaĉkom impulsu na ulazima S i R stanje je 0. Zbog toga izlaz Q ostaje u

poĉetnom stanju. Pri dolasku drugog impulsa takta na ulazu S je stanje 1, a na ulazu R

stanje 0. U tim uslovima flip flop iz poĉetnog stanja 0 prelazi u stanje 1. Pri dolasku

sljedećeg impulsa stanje na ulazima S i R jednako je kao i pri prethodnom impulsu. Zato

sada stanje izlaza ostaje nepromjenjeno. Stanje se ne mjenja ni pri ĉetvrtom impulsu takta

jer je tada na ulazima S i R stanje 0. Flip flop pamti prethodni podatak s ulaza S=1, R=0.

Stanje na ulazu Q mijenja se tek pri petom impulsu jer je u tom trenutku na ulazu S stanje 0

a na ulazu R stanje 1.

CP S R Qn+1

0 X X Qn

1 0 0 Qn

1 0 1 0 1

1 1 0 1 0

1 1 1 X X


S obzirom na to da stanja izlaza flip flopa zavise o stanju ulaza S i R te prethodnom stanju flip-

flopa Qn, za upravljani SR flip-flop moguće je napisati tabelu stanja u proširenom obliku (tabela

5.1.). Taj oblik tabele stanja omogućava prikaz osobina flip-flopa Karnaughovom tabelom (slika

5.7.) i logiĉkom jednaĉinom:

Slika 5.7. Karnoova mapa za SR flip flop Tabela 5.1. Proširena tabela stanja upravljanog SR flip

flopa

Rad flip-flopa moţe se prikazati i grafiĉki pomoću dijagrama stanja. Dva moguća izlazna

stanja flip-flopa prikazana su u kruţnicama. Promjene izmeĊu tih stanja pokazuju usmjerene linije

izmeĊu njih. Stanje ulaznih veliĉina koje te promjene uzrokuju oznaĉene su iznad usmjerenih linija.

Stanja ulaza koja ne izazivaju promjene izlaznih stanja flip-flopa oznaĉena su pokraj strelica (slika

5.8.).

Slika 5.8. Dijagram stanja SR flip flopa

5.1.3. D FLIP-FLOP

D-flip-flop ima jedan sinhroni ulaz (slika 5.9.). Za vrijeme djelovanja takt impulsa (CP = 1)

stanje sa ulaza prenosi se na izlaz. Ako je na ulazu D stanje 0, tada će i na izlazu Q biti stanje 0.

Ako je na ulazu D stanje 1, tada će i na izlazu Q biti stanje 1.

S obzirom na to da je na izlazu D flip-flopa stanje uvijek jednako stanju na ulazu D, logiĉka

jednaĉina D flip-flopa je:

Qn S R Qn+1

0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 X

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 X


Slika 5.9. Logička šema, simbol i tabela stanja upravljanog D flip flopa

Slika 5.10. Karnoova mapa za D flip flop Tabela 5.2. Proširena tabela stanja upravljanog D flip flopa

5.1.4. IVICOM OKIDANI FLIP-FLOP

Da bi se smanjio uticaj mogućih smetnji na sinhronim ulazima, upravljani flip-flopovi

izvode se tako da je pristup podatka sa sinhronih ulaza moguć samo u trenutku promjene stanja na

upravljaĉkom ulazu. Takvi flip-flopovi nazivaju se ivicom upravljani ili ivicom okidani flip-flopovi

(engl. edge-triggered flip-flop). U njima se prije upravljaĉkog sklopa nalazi sklop za detekciju ivice

takt impulsa (slika 5.11.). Promjena stanja flip-flopa, tj. okidanje moţe biti na rastuću ili padajuću

ivicu. Takt impuls dovodi se na ulaze sklopa I (slika 5.12.), odnosno NILI (slika 5.13.) direktno i

preko sklopa NE.

Slika 5.11. Logička šema ivicom upravljanog flip flopa

Slika 5.12. Sklop za detekciju rastuće ivice impulsa Slika 5.13. Sklop za detekciju opadajuće ivice impulsa

Zbog kašnjenja uzrokovanoga sklopom NE, stvara se od takt impulsa vrlo uski impuls pri

njegovomj rastućoj ivici na izlazu sklopa I, odnosno padajućoj ivici na izlazu sklopa NILI, koji

omogućava pristup signala sa sinhronih ulaza u flip-flop znatno kraće vrijeme od trajanja impulsa

ritma.

Bistabil kojem se promjena stanja na izlazu Q dešava pri rastućoj ivici takt impulsa, okidan

je rastućom (pozitivnom) ivicom (engl. positive going transition), a bistabil kojem se promjena

CP D Qn+1

0 X Qn

1 0 0 1

1 1 1 0

Qn D Qn+1

0 0 0

0 1 1

1 0 0

1 1 1


stanja na izlazu Q dešava pri padajućoj ivici takt impulsa okidanje padajućom (negativnim) ivicom

(engl. negative going transition).

Na slikama 5.14 i 5.15. pokazani su simboli i tabele stanja ivicom okidanih SR flip-

flopova, a na slikama 5.16 i 5.17. pokazani su simboli i tabele stanja ivicom okidanih D flip-

flopova.

Slika 5.14. Tabela stanja i simbol rastućom Slika 5.15. Tabela stanja i simbol opadajućom

ivicom okidanog SR flip flopa ivicom okidanog SR flip flopa


ivicom okidanog D flip flopa ivicom okidanog D flip flopa

Primjer 5.3.

Djelovanje impulsa na ivicom okidane SR flip flopove

B1 je padajućom ivicom okidani flip flop, a B2 rastućom ivicom okidani flip flop. Prvi

impuls CP mjenja stanje samo flip flopa B1 a tek drugi impuls CP mjenja stanje flip flopa

B2. Nakon promjene stanja na ulazima S i R, samo se flip flop B1 vraća u stanje 0 pri

ĉetvrtom impulsu CP (padajuća ivica), a flip flop B2 tek pri petom impulsu CP (rastuća

ivica)

CP S R Qn+1

0 X X Qn

↑ 0 0 Qn

↑ 0 1 0

↑ 1 0 1

↑ 1 1 X

CP S R Qn+1

0 X X Qn

↓ 0 0 Qn

↓ 0 1 0

↓ 1 0 1

↓ 1 1 X

CP D Qn+1

0 X Qn

↑ 0 0

↑ 1 0

CP D Qn+1

0 X Qn

↓ 0 0

↓ 1 0


5.1.5. JK FLIP-FLOP

Ako se u upravljaĉkom dijelu SR flip-flopa umjesto sklopova I sa dva ulaza ugrade

sklopovi 1 sa tri ulaza i na treće ulaze dovedu signali sa izlaza Q, odnosno dobije s JK flip-flop

(slika 5.18.). Na ulazima J i K moguće je istovremeno stanje 1 (što sa S i R ulazima nije bilo

moguće). U tom sluĉaju će svaki takt impuls mijenjati stanje flip-flopa (slika 5.19. i 5.20.).

Slika 5.18. Logička šema ivicom upravljanog JK flip flopa


ivicom okidanog JK flip flopa ivicom okidanog JK flip flopa

Slika 5.21. Karnoova mapa za JK flip flop Tabela 5.3. Proširena tabela stanja upravljanog

JK flip flopa

Slika 5.22. Dijagram stanja JK flip flopa

Na temelju Karnoove tabele (slika 5.21.) moţe se napisati logiĉka jednaĉina JK flip-flopa:

CP J K Qn+1

0 X X Qn

↑ 0 0 Qn

↑ 0 1 0

↑ 1 0 1

↑ 1 1

CP J K Qn+1

0 X X Qn

↑ 0 0 Qn

↑ 0 1 0

↑ 1 0 1

↑ 1 1

Qn S R Qn+1

0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 X

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 X


5.1.6. DVOSTRUKI FLIP-FLOPOVI

Flip flopovi SR, JK i D mogu biti izvedeni kao dvostruki flip-flopovi (engl. master-slave flip-flop).

Kod tih flip-flopova stanje se sa sinhronih ulaza sprema u bistabil za vrijeme trajanja takt impulsa,

ali se pojavljuje na izlazu tek po njegovom završetku, tj. sa odgaĊanjem u trajanju takt impulsa.

Takva osobina poţeljna je za pomjeraĉke registre (vidi poglavlje 6. Registri i brojila). Na slici 5.23.

prikazana je logiĉka šema dvostrukog JK flip-flopa. Takt impuls dovodi se na ulaz glavnog flip

flopa (engl. master) direktno, a na ulaz pomoćnog (engl. slave) preko invertora.

Slika 5.23. Logička šema dvostrukog JK flip flopa Slika 5.24. Simboli dvostrukih JK flip flopova

Dok je na ulazu za takt impuls stanje 0, signali sa sinhronih ulaza J i K ne mogu djelovati

na stanje glavnog flip-flopa. Istovremeno je moguć prenos prethodnog stanja glavnog flip-flopa u

pomoćni.

Kad se na ulaz CP dovede takt impuls (stanje 1), prekida se veza izmeĊu glavnog i

pomoćnog flip-flopa, a uspostavlja veza izmeĊu sinhronih ulaza i glavnog flip-flopa. To

omogućava djelovanje signala sa sinhronih ulaza na stanje glavnog flip-flopa. MeĊutim, novo se

stanje glavnog flip-flopa zbog prekinute veze sa pomoćnim flip-flopom (stanje 0 na upravljaĉkim

sklopovima I) ne moţe prenijeti na izlaz Q pa na njemu ostaje staro stanje za sve vrijeme trajanja

takt impulsa.

Prestankom djelovanja takt impulsa (stanje 0 na ulazu CP) prekida se veza izmeĊu sinhronih ulaza i

glavnog flip-flopa i ponovo uspostavlja veza izmeĊu glavnog i pomoćnog flip-flopa. Novo stanje

glavnog flip-flopa prenosi se u pomoćni flip-flop, tj. na izlaz Q.

Radi smanjenja djelovanja smetnji za vrijeme trajanja takt impulsa, dvostruki flip-flopovi

mogu biti izvedeni tako da je glavni flip-flop okidan rastućom ivicom. Na slici 5.24. prikazani su

simboli dvostrukih flip-flopova.

5.1.7. FLIP-FLOPIVI SA ASINHRONIM ULAZIMA

Ponekad je potrebno postaviti flip-flop u odreĊeno stanje neovisno o djelovanju signala sa

sinhronih i upravljaĉkog ulaza. Zbog toga većina flip-flopova ima osim sinhronih i tzv. asinhrone

ulaze (engl. asynchronous inputs). Njima se obiĉno flip-flopovi postavljaju u ţeljeno poĉetno

stanje. Ulaz oznaĉen oznakom PR (od engl. preset) sluţi za postavljanje flip-flopa u stanje 1, a ulaz

oznaĉen oznakom CLR (od engl. clear) sluţi za postavljanje flip-flopa u stanje 0.

Na slici 5.25. prikazana je logiĉka šema, simbol i tabela stanja upravljanog SR flip-flopa sa

asinhronim ulazima. Iz logiĉke šeme i tabele stanja vidi se da, dok je bilo koji od asinhronih ulaza u

stanju 0, nije moguć sinhroni rad flip-flopa. U prikazanoj izvedbi aktivni signal na asinhronim

ulazima je stanje 0. Zbog toga su asinhroni ulazi oznaĉeni na simbolu znakom inverzije.


Asinhrone ulaze moguće je izvesti i tako da je aktivni signal stanje 1. U tom sluĉaju na simbolima

nema oznaka inverzije na asinhronim ulazima.

Slika 5.25. Tabela stanja i simbol upravljanog SR flip flopa sa asinhronim ivicama

Primjer 5.4.

Djelovanje impulsa na SR flip flop sa asinhronim ulazima

Stanje 0 na asinhronom ulazu CLR zadrţava flip flop u stanju 0 bez obzira na stanje na

upravljaĉkom i sinhronim ulazima. Tek kad ulaz CLR preĊe u stanje 1 (ulaz PR već od

prije u stanju 1), moguće je djelovanje signala na sinhronih ulaza S i R na prednju ivicu

impulsa CP. U trenutku kad sinhroni ulaz PR preĊe iz stanja 1 u stanje 0, flip flop prelazi u

stanje 1 i ponovo je onemogućeno djelovanje signala sinhronih ulaza.

5.1.8. INTEGRALNE IZVEDBE FLIP-FLOPA

Svi pokazani tipovi flip-flopova u praksi se susreću u integralnoj izvedbi. Za njihovu

optimalnu primjenu potrebno je poznavati najvaţnije karakteristiĉne veliĉine (parametre) koje

navode proizvoĊaĉi u tvorniĉkim podacima. Osim općih parametara, razmatranih u poglavlju o

logiĉkim sklopovima, najvaţniji su: vrijeme postavljanja, vrijeme drţanja, vrijeme kašnjenja, mak-

simalna frekvencija takt impulsa.

Vrijeme postavljanja tS (engl. setup time) je vrijeme potrebno da signal bude prisutan na

sinhronom ulazu prije nailaska djelotvorne ivice upravljaĉkog impulsa (slika 5.26a) kako bi došlo

do promjene stanja.

Vrijeme drţanja tH (engl. hold time) je vrijeme potrebno da signal bude prisutan na

sinhronim ulazima nakon dolaska djelotvorne ivice upravljaĉkog impulsa (slika 5.26b), kako bi

došlo do promjene stanja.

Vrijeme kašnjenja (engl. propagation delay) je vrijeme koje protekne od trenutka dolaska

djelotvorne ivice takt impulsa (kad djelotvorna ivica dostigne 50% iznosa promjene) do trenutka

promjene stanja na izlazu bistabila (kad dostigne 50% vrijednosti ukupne promjene). Vrijednosti

PR CLR Qn+1

0 0 1 1

0 1 1 0

1 0 0 0

1 1 sinhroni rad


vremena kašnjenja pri prelazu iz stanja 0 u stanje 1 i obrnuto nisu istih iznosa. Na vrijeme

kašnjenja utiĉe broj ulaza kojim je opterećen izlaz bistabila (slika 5.27.).

Slika 5.26. Vrijeme postavljanja i vrijeme Slika 5.27. Vrijeme kašenja flip flopa

držanja flip flopa

Maksimalna frekvencija takt impulsa fmax (engl. maximum clock frekvency) je najveća

frekvencija koju moţe imati takt impuls a da pouzdano mijenja stanje flip-flopa. ProizvoĊaĉi u

tvorniĉkim podacima daju tipiĉnu ili najmanju garantovanu vrijednost za fmax. Stvarne vrijednosti

pojedinih primjeraka flip-flopova istog tipa i oznake mogu biti i veće.

Integralni sklop 7474 sadrţi u jednom kućištu dva D flip-flopa okidana rastućom ivicom i

asinhronim ulazima (slika 5.28.). Sklop 74107 sadrţi dva meĊusobno neovisna JK flip-flopa sa

jednim asinhronim ulazom (slika 5.29.).

Slika 5.28. Simboli i tabela stanja flip flopa 7474

Slika 5.29. Simboli i tabela stanja flip flopa 74107

Vjeţba sa slike 5.30. pokazuje da JK-bistabil, ako su ulazi J i K istovremeno u stanju 1, pri

svakom nailasku upravljaĉkog impulsa mijenja stanje. Ako se usporedi frekvencija na ulazu i izlazu

bistabila, vidi se da JK flip-flop u tom sluĉaju dijeli frekvenciju ulaznih impulsa sa 2. Flip-flop sa

meĊusobno spojenim ulazima J i K naziva se T flip-flop.

PR CLR CP D Qn+1

0 0 X X 1* 1*

0 1 X 0 1 0

1 0 X 1 0 1

1 1 ↑ 0 0 1

1 1 ↑ 1 1 0

CLR CP J K Qn+1

0 x X X 0 1

1 0 0 Qn

1 0 1 0 1

1 1 0 1 0

1 1 1 Qn


Vjeţba sa slike 5.31. pokazuje kako se D flip-flop moţe upotrijebiti za dijeljenje

frekvencije impulsa sa dva.

Slika 5.30. Djeljenje frekvencije pomoću Slika 5.31. Djeljenje frekvencije impulsa

JK flip flopa pomoću D flip flopa

Primjer 5.5.

Za nacrtani spoj napisati tabelu stanja

Prikazani spoj JK flip flopa na izlazu daje stanje jednako stanju na ulazu u vrijeme nailaska

upravljaĉkog impulsa. To znaĉi da spoj JK flip flopa djeluje kao D flip flop.

CP J K PR CLR Qn+1

X X X 0 0 1*

X X X 0 1 1

X X X 1 0 0

↓ 0 1 1 1 0

↓ 1 0 1 1 1


5.2. MONOSTABILNI MULTIVIBRATORI

Monostabilni multivibrator, kraće monostabil (engl, monostable multivibrator, one-shot, njem.

monostabile Kippschaltung) ima jedno stabilno i jedno kvazistabilno stanje. Za promjenu stabilnog

stanja potrebna je vanjska pobuda preko prikladnog ulaza za okidanje, dok se iz kvazistabilnoga

stanja sklop sam vraća u stabilno stanje. Monostabilni multivibrator primjenjuje se najĉešće za

kašnjenje impulsa i dijeljenje frekvencije.

5.2.1. TRANZISTORSKA IZVEDBA MONOSTABILA

Slika 5.32. Djelovanje monostabila

Pri ukljuĉenju na napon napajanja monostabil je u stabilnom stanju. Tranzistor Tr1 dobija

preko otpora RB struju baze koja ga drţi u zasićenju. Napon na izlazu Q1 je UCEzas a tranzistorom

Tr1 teĉe kolektorska struja zasićenja. Otpor RB mora biti tako odabran da je zadovoljen uslov

zasićenja za tranzistor Tri:

IB1zas > ICzasl/β,

gdje je IB1zas=(UCC-UBezas)/RB. Mali napon sa kolektora tranzistora Tr1 preko otpornog djelitelja

R1/R2 drţi tranzistor Tr1 u zakoĉenju. Napon na izlazu Q2 pribliţno je jednak naponu napajanja

UCC, a kondenzator CB nabijen je na napon UCC-UBEzas.

Pozitivan impuls napona uu na ulazu za okidanje preko otpora R3 i vodljivog tranzistora

Tr1 brzo nabija kondenzator C1. Pri prestanku djelovanja impulsa kondenzator se poĉne izbijati.

Nagativni napon na otporu R3 preko diode D1 zakoĉi tranzistor Tr1 pa napon na njegovom

kolektoru poraste na vrijednost pribliţnu naponu napajanja UCC. Taj napon preko djelitelja R1/R2


tjera u bazu tranzistora Tr2 struju koja ga dovodi u zasićenje. Na izlazu Q2 je napon UCEzas a

tranzistorom teĉe kolektorska struja ICzas. To je kvazistabilno stanje.

Kondenzator CB sada se preko otpora RB i vodljivog tranzistora Tr2 izbija i zatim nabija.

Struja koja teĉe kroz otpor RB stvara negativni prednapon baze tranzistora Tr1 koji se mijenja od

negativnog iznosa prema naponu UCC i drţi tranzistor Tr1 u zakoĉenju i nakon prestanka pobudnog

impulsa.

Kad napon uBE1 dostigne iznos UT kod kojeg tranzistor poĉinje voditi (za silicijske

tranzistore to je oko 0,5 V), mijenja se stanje sklopa. Tranzistor Tr1 provede i napon uCE1 naglo se

smanji s iznosa UCC na iznos UCEzas što preko djelitelja R1/R2 dovede tranzistor Tr2 u zakoĉenje,

odnosno povrat sklopa u prvobitno, stabilno stanje. Prema tome trajanje kvazistabilnoga stanja

zavisi o vremenskoj konstanti RBCB i moţe se izraĉunati prema izrazu:

Dakle, pravilnim odabirom vrijednosti za RB i CB moţe se postići ţeljeno trajanje

kvazistabilnoga stanja. MeĊutim, odabir vrijednosti za otpor RB ograniĉen je uslovom zasićenja za

tranzistor Tr1.

5.2.2. SKLOPOVI ZA KAŠNJENJE IMPULSA IZVEDENI POMOĆU OSNOVNIH LOGIĈKIH

SKLOPOVA

Vjeţba sa slike 5.33. pokazuje kako se kašnjenje impulsa moţe izvesti pomoću logiĉkih

sklopova i RC mreţe. Kad je na ulazu prvoga sklopa NI stanje 0, na njegovom izlazu je stanje 1.

Kondenzator C se postupno nabija pa napon na jednom od ulaza drugoga sklopa NI sa za-

kašnjenjem dostiţe iznos koji odgovara stanju 1 što na izlazu drugoga sklopa NI daje stanje 0 za

vrijeme Td kasnije u odnosu prema ulaznom naponu. Što je kapacitet kondenzatora C veći, veće je i

kašnjenje impulsa.

Slika 5.33. Kašnjenje impulsa a) šema spoa, b) kašnjenje za C=56nF, c) kašnjenje za C=560nF

5.2.3. INTEGRALNE IZVEDBE MONOSTABILA

Za integralne izvedbe monostabila karakteristiĉno je da im se izvana dodaju otpornik i

kondenzator ĉija vremenska konstanta utiĉe na trajanje kvazistabilnog stanja, odnosno na kašnjenje

impulsa (slika 5.34a).

Svi integralni monostabili imaju barem dva ulaza za okidanje, koji se meĊusobno razlikuju

prema ivici kojom impuls uzrokuje promjenu stanja na izlazu (slika 5.34b i 5.34c). Integralni

monostabili mogu se prema djelovanju okidnih impulsa podijeliti u dvije skupine: monostabili bez


svojstva ponovnog okidanja (engl. nonretriggerable) i sa osobinam ponovnog okidanja (engl.

retriggerable, njem. retriggerbare).

Kod monostabila bez svojstva ponovnog okidanja impulsi koji se dovode na ulaz za

okidanje za vrijeme trajanja kvazistabilnog stanja, ne djeluju na monostabil. Djelovanje okidnog

impulsa moguće je tek po prestanku kvazistabilnog stanja (slika 5.35a).

Kod monostabila sa osobinam ponovnog okidanja impulsi koji se dovode na ulaz za

okidanje za vrijeme trajanja kvazistabilnog stanja, djeluju na monostabil tako da mu neprestano

produţuju kvazistabilno stanje, tj. nailaskom okidnog impulsa kvazistabilno stanje zapoĉinje od

poĉetka, tako da se monostabil ne uspijeva vratiti u stabilno stanje (slika 5.35b).

Slika 5.34 Integrisani monostabil Slika 5.35. Djelovanje monostabila

a) bez svojstva ponovnog okidanja

b) sa svojstvom ponovnog okidanja

5.2.4. INTEGRALNI MONOSTABIL 74121

Integralni sklop 74121 primjer je integralnog monostabila bez svojstva ponovnog okidanja.

Ima tri ulaza za okidanje (slika 5.36.). Preko ulaza A (bilo kojeg ili oba) monostabil se okida

opadajućom ivicom, tj. prelazom iz stanja 1 u stanje 0, uz uslov da je istovremeno na ulazu B stanje

1. Okidanje na ulazu B dešava se na rastuću ivicu, tj. prelazom iz stanja 0 u stanje 1. Pri tome mora

barem jedan od ulaza A biti u stanju 0.

Prema podacima proizvoĊaĉa za Rx moţe se izabrati vrijednost izmeĊu 2 i 40 kΩ, a za Cx

do 1000 µF, što daje vrijednosti trajanja kvazistabilnog stanja izmeĊu 40 ns i 28 s. Trajanje impulsa

na izlazu, tj. trajanje kvazistabilnog stanja, moţe se pribliţno izraĉunati iz izraza:


Slika 5.36. Simbol i tabela stanja monostabila 74121

5.2.5. INTEGRALNI MONOSTABIL 74123

Integralni sklop 74123 sadrţi u jednom kućištu dva ista monostabila sa osobinom

ponovnog okidanja. Osim ulaza A i B za okidanje padajućom, odnosno rastućom ivicom, taj

monostabil ima poseban upravljaĉki ulaz oznaĉen oznakom CLR (slika 5.37.). Dok je na ulazu

CLR stanje 0, nije moguće okidanje monostabila. Ako je ulaz CLR u stanju 1, moguće je okidanje

monostabila preko ulaza A i B.

Trajanje kvazistabilnog stanja odreĊuju elementi koji se dodaju izvana. RX ne smije biti

manji od 5 niti veći od 50 kΩ. Za CX nema ograniĉenja.

Slika 5.37. Simbol i tabela stanja monostabila 74123

Trajanje kvazistabilnog stanja moguće je pribliţno izraĉunati prema izrazu:

(

)

gdje je k konstanta ovisna o skupini integralnih sklopova kojoj pripada sklop.

Slika 5.38. IEC simboli integrisanih izvedbi monostabila a) 74121 b) 74123

A1 A2 B Q

0 X 1 0

X 0 1 0

X X 0 0

1 1 X 0

1 ↓ 1 ↓ 1 1

↓ ↓ 1 0 X ↑ X 0 ↑

CLR A B Q

0 X X 0

X 1 X 0

X X 0 0

1 0 ↑ 1 ↓ 1 ↑ 0 1


Primjer 5.6.

Izraĉunati trajanje kvazistabilnog stanja monostabila 74121 ako su vanjski elementi

RX=10kΩ i CX=100nF

Primjer 5.7.

Izraĉunati trajanje kvazistabilnog stanja monostabila 74123 ako su vanjski elementi

RX=10kΩ i CX=100nF a konstanta k=0,28

(

)

5.3. ASTABILNI MULTIVIBRATORI

Astabilni multivibrator, kraće astabil (engl. astable multivibrator, njem. astabile Kippstufe)

je multivibrator koji ima oba stanja kvazistabilna. To znaĉi da se stanja sklopa neprekidno

izmjenjuju bez vanjske pobude. Astabilni multivibrator primjenjuje se kao generator pravougaonih

impulsa.

5.3.1. TRANZISTORSKA IZVEDBA ASTABILA

Pri ukljuĉenju na napon napajanja zbog i najmanje, ali neizbjeţne nesimetriĉnosti sklopa

jedan od tranzistora, npr. Tr2, biće više vodljiv u odnosu na drugi, tj. Tr1. Posljedica toga je da

tranzistor Tr2 dolazi u zasićenje, a Tr1 u zakoĉenje. To je kvazistabilno stanje ĉije je trajanje

oznaĉeno sa T1 (slika 5.39.).

Za vrijeme trajanja kvazistabilnog stanja T1, napon uCE1 pribliţno je jednak naponu

napajanja: uCE1 = UCC Preko otpora RC1 i baze vodljivog tranzistora Tr2 kondenzator C2 nabio se na

napon UCC - UBEzas.

Napon UCC preko otpora RB2 tjera u bazu tranzistora Tr1 struju koja ga drţi u stanju

zasićenja. Napon uCE2 je napon zasićenja tranzistora: uCE2 = UCEzas, a tranzistorom u izlaznom krugu

teĉe struja zasićenja: IC2 = ICzas. Otpor RB2 mora biti tako odabran da je zadovoljen uslov zasićenja

za tranzistor Tr2: IB2zas > IC2zas/β, gdje je IB2zas = (UCC-UBEzas )/RB2.U trenutku ukljuĉenja nabijeni

kondenzator C1 sada se preko otpora RB1 i vodljivoga tranzistora Tr2 izbija. Struja koja teĉe kroz

otpor RB1 stvara prednapon baze tranzistora Tr1 koji se mijenja od negativnog iznosa prema

naponu UCC (slika 5.39.).

Kad napon uBE1 dostigne iznos UT kod kojeg tranzistor poĉinje voditi (za silicijske

tranzistore to je oko 0,5 V), mijenja se stanje sklopa. Tranzistor Tr1 provede, i napon uCE1 naglo

se smanji s iznosa UCC na iznos UCEzas.

To smanjenje napona prenosi se preko kondenzatora C2 na bazu tranzistora Tr2 i on

prestaje voditi pa napon uCE2 postaje pribliţno jednak naponu napajanja UCC, što znaĉi da je astabil

prešao u kvazistabilno stanje T2.


Slika 5.39. Šema i djelovanje astabila

Preko otpora RC2 i baze vodljivoga tranzistora Tr1 kondenzator C1, brzo se nabio na iznos

UCC - UBEzas. Napon UCC preko otpora RB1 tjera u bazu struju koja ga drţi u zasićenju pa je

kolektorska struja tranzistora Tr1 struja zasićenja: IC1 = ICzasl. Otpor RB1 mora biti tako odabran da

je zadovoljen uslov zasićenja za tranzistor Tr1: IB1zas>IC1zas/β , gdje je IB1zas=(UCC – UBEzas)/RB1.

Sada se kondenzator C2 izbija preko otpora RB2 i time podrţava kvazistabilno stanje T2 sve

dok napon uBE2 ne dostigne iznos UT. Tada ponovo provede tranzistor Tr2. Time izazvana

promjena napona uCE2 prenosi se na bazu tranzistora Tr1 koji prelazi u zakoĉenje pa se uspostavlja

kvazistabilno stanje T1.

Iz izloţenog objašnjenja rada astabila oĉigledno je da trajanje kvazistabilnog stanja T1

zavisi o brzini promjene napona uBE1 , a T2 o brzini promjene napona uBE2. Ti naponi se zbog

izbijanja i nabijanja kondenzatora C1 odnosno C2, mijenjaju eksponencijalno ovisno o veliĉini

vremenskih konstanti τ1= RB1C1 odnosno τ2= RB2C2

Stoga se trajanja kvazistabilnih stanja mogu izraĉunati prema izrazima:

Iz toga slijedi frekvencija izlaznoga napona astabila:

( )


Prema tome, odabirom vrijednosti za RB i CB moţe se postići ţeljeno trajanje kvazistabilnih

stanja, odnosno frekvencije izlaznog napona. MeĊutim, odabir vrijednosti za otpore RB ograniĉen je

uslovom za zasićenje tranzistora.

5.3.2. IZVEDBA ASTABILA POMOĆU LOGIĈKIH SKLOPOVA

Vjeţba sa slike 5.40. pokazuje jednostavan naĉin generisanje pravougaonih impulsa

pomoću logiĉkih sklopova koji na ulazu imaju Schmittov okidni sklop. Dok je izlazni napon prvog

invertora IC1 u stanju 1, kondenzator C nabija se preko otpornika R. Kada napon na kondenzatoru

dostigne iznos gornjeg okidnog praga Schmittovog okidnoga sklopa, dolazi do brze promjene

stanja na izlazu prvog invertora. Sad se kondenzator C izbija preko otpornika R i izlaza prvog

invertora sve dok napon na njemu ne padne ispod donjeg okidnog praga Schmittovog okidnog

sklopa. To uzrokuje vraćanje prvog invertora u prvobitno stanje. Drugi invertor IC2 dodaje se da se

izlaz astabila odvoji od RC mreţe.

Frekvencija izlaznog napona zavisi o vrijednostima elemenata C i R. Ako se kao invertori koriste

sklopovi 7414 standardne podskupine TTL, moguće je za pribliţno izraĉunavanje frekvencije

koristiti se izrazom:

Slika 5.40. Astabil izveden pomoću invetora sa Schimottivim okidnim sklopom

Za više frekvencije umjesto RC mreţe koristi se kristal kvarca (slika 5.41.)

Slika 5.41. Izvedba astabila pomoću invertora sa

Schimottivim okidnim sklopom i kristalom kvarca


5.3.3. INTEGRALNE IZVEDBA ASTABILA

Današnji sloţeni integralni sklopovi (AD-pretvaraĉi, mikroupravljaĉi i mikroprocesori)

sadrţe integralne astabile kojima se izvana dodaju samo elementi koji odreĊuju frekvenciju

izlaznog napona. Na slici 5.42. pokazan je primjer analogno-digitalnog pretvaraĉa koji sadrţi

integralni astabil kojem se izvana dodaju elementi R i C kojima se odreĊuje frekvencija takt impul-

sa potrebnog za rad pretvaraĉa (pogledati poglavlje AD-pretvaraĉi i DA-pretvaraĉi). Sklopovima

koji rade na vrlo visokim frekvencijama izvana se dodaje kristal kvarca.

Slika 5.42. Primjer složenog digitalnog sklopa koji sadrži integrisai astabil

Primjer 5.8.

Izraĉunati frekvenciju izlaznog napona generatora impulsa ako je zadano R=0.33kΩ i

C=0,33pF.

5.4. VREMENSKI SKLOP

Vremenski sklop (engl. timer) je integralni sklop raznovrsnih mogućnosti primjene. Vrlo je ĉesta

primjena vremenskog sklopa za kašnjenje impulsa (monostabilni multivibrator) i za generisanje

impulsa (astabilni multivibrator). Mnogi proizvoĊaĉi integralnih sklopova proizvode vremenski

sklop poznat pod nazivom 555 (bipolarna izvedba), odnosno 7555 (unipolarna izvedba).

Slika 5.43. Logička šema vremenskog sklopa 555


Vremenski sklop 555 sadrţi otporni djelitelj, dva komparatora, bistabil, izlazni stepen i

tranzistor za izbijanje kondenzatora (slika 5.43.). Dodavanjem elemenata izvana moguće je dobiti

razliĉite sklopove. Napon napajanja moţe biti izmeĊu 5 i 15 volta. Amplituda izlaznog napona

pribliţno je jednaka naponu napajanja.

5.4.1. IZVEDBA MONOSTABILA POMOĆU VREMENSKOGA SKLOPA 555

Spajanjem kondenzatora C i otpornika R sa vremenskim sklopom dobije se monostabil

(slika 5.44. i 5.45.) Vrijednosti kapacitivnosti kondenzatora C mogu se kretati od 1000 pF do 100

µF, a otpora R od 1 kΩ do 10 MΩ. Trajanje kvazistabilnog stanja, tj. impulsa na izlazu

monostabila, odreĊuju elementi R i C prema izrazu:

Slika 5.44. Sklop 555 u spoju monostabila

5.45. Djelovanje sklopa 555 u spoju monostabila


U stabilnom stanju kondenzator C je prazan i izlazni napon je niskog nivoa (stanje 0).

DovoĊenjem okidnog impulsa na ulaz za okidanje (izvod TRI) aktivira se bistabil preko

komparatora K2. Tranzistor prelazi u zapiranje, a izlazni napon prelazi u podruĉje visokog nivoa

(stanje 1). Kondenzator C nabija se preko otpornika R. To je kvazistabilno stanje (slika 5.45.).

Kada napon na kondenzatoru C dostigne vrijednost dvije trećine napona UCC, komparator

K1 vraća bistabil preko ulaza R u poĉetno stanje. Izlazni napon prelazi u podruĉje niskog nivoa

(stanje 0). Kondenzator C izbija se preko vodljivoga tranzistora. Sklop je ponovo u poĉetnom,

stabilnom stanju u kojem ostaje do ponovnog okidanja.

Preko izvoda RES moguće je prekinuti trajanje kvazistabilnog stanja u bilo kojem trenutku

dovoĊenjem napona niskog nivoa.

Primjer 5.9.

Izraĉunati trajanje kvazistabilnog stanja monostabila izvedenog pomoću sklopa 555 ako je

zadano R=47kΩ i C=15nF.

5.4.2. IZVEDBA ASTABILA POMOĆU VREMENSKOGA SKLOPA

Dodavanjem dva otpornika i kondenzatora vremenskom sklopu dobija se astabil (slika

5.46. i 5.47.). Kada je tranzistor u zakoĉenju (komplementarni izlaz SR flip-flopa je u stanju 0),

nabija se kondenzator C preko otpornika R1 i R2. Na izlazu astabila je napon koji odgovara stanju 1.

To je kvazistabilno stanje TP1 .

Kada napon na kondenzatoru dostigne iznos od dvije trećine napona UCC , komparator K1

mijenja stanje i postavlja SR flip-flop u stanje 0. Komplementarni izlaz bistabila je u stanju 1 pa

tranzistor provede i kondenzator se izbija preko otpornika R2. U tom vremenskom intervalu je na

izlazu astabila napon koji odgovara stanju 0. To je kvazistabilno stanje TP2.

Kada se kondenzator izbije do iznosa jedne trećine napona UCC, komparator K2 mijenja

stanje i postavlja bistabil u stanje 1. Tranzistor prestaje voditi i kondenzator C se ponovo nabija

preko oba otpora.

Slika 5.46. Sklop 555 u spoju astabila


Trajanja kvazistabilnih stanja ovise o vrijednostima elemenata R1, R2 i C:

( )

pa se moţe izraĉunati frekvencija izlaznoga napona:

Kapacitivnosti kondenzatora mogu biti izmeĊu 1000 pF i 100 µF, a zbir otpora R1 i R2 izmeĊu 1

kΩ. i 10 MΩ.

Slika 5.47. Djelovanje sklopa 555 u spoju astabila

Primjer 5.10.

Izraĉunati frekvenciju izlaznog napona astabila izvedenog pomoću sklopa 555 ako su

vrijednosti elemenata R1=22kΩ, R2=10kΩ i C=47nF

( )


6. REGISTRI I BROJAĈI

6.1. REGISTRI

REGISTRI SA PARALELNIM UPISOM I ĈITANJEM PODATAKA

REGISTRI SA SERIJSKIM UPISOM I ĈITANJEM PODATAKA

REGISTRI S PARALELNIM I SERIJSKIM UPISOM I ĈITANJEM PODATAKA

REGISTRI S POMAKOM PODATKA U OBA SMJERA

REGISTRI SA TRI IZLAZNA STANJA

REGISTAR KAO BROJAĈ

6.2. BROJAĈI

BINARNI BROJAĈ

DEKADNI BROJAĈ

BROJAĈ PREMA NAZAD

INTEGRALNE IZVEDBE BROJAĈA

SINHRONI BROJAĈI

INTEGRALNI SINHRONI BROJAĈI

U ovom poglavlju obraduju se sloţeniji digitalni sklopovi ĉiji su osnovni sastavni elementi

sekvencijalni logiĉki sklopovi, tj. sklopovi koji imaju svojstvo pamćenja digitalne cifre. To su registri i

brojaĉi.

Registri se najĉešće upotrebljavaju kao sklopovi u kojima se ĉuvaju podaci za vrijeme dok se

sa njima obraduju pojedine operacije, dakle kao privremene memorije.

Registri se mogu upotrebljavati i za brojanje impulsa i dijeljenje frekvencije. MeĊutim u tu

svrhu više se upotrebljavaju brojaĉi koja se obraĊuju u drugom dijelu ovog poglavlja.


6.1. REGISTRI

U prethodnom poglavlju obraĊen je osnovni sklop sa svojstvom pamćenja u digitalnoj

elektronici. To je bistabilni multivibrator, kraće bistabil ili flip-flop. Flip-flop je osnovni

memorijski element registra. Kako flip-flop ima dva stabilna stanja kojim je moguće pridruţiti

znaĉenje 0, odnosno 1, to znaĉi da flip-flop moţe zapamtiti jednu binarnu cifru (bit). Ako je

potrebno zapamtiti višebitni podatak, potrebno je imati toliko flip-flopova koliko bitova ima

podatak.

Flip-flopovi u registru mogu biti tako povezani da je moguće istovremeno upisati sve

bitove podatka, svaki u pripadni flip-flop. To je paralelni upis podatka. Na isti naĉin moguće je

podatke proĉitati iz registra. Podatak se moţe u registar upisati i iz njega proĉitati serijski. Bitovi

podatka ulaze jedan po jedan u registar u ritmu impulsa za upravljanje (takt impuls) i jednako tako

izlaze.

Osim za pamćenje podataka, registri se upotrebljavaju za pretvaranje paralelnog podataka u serijski

i obratno, za kašnjenje impulsa, generator znakova i brojanje impulsa.

Integralne izvedbe registara imaju razliĉite kombinacije mogućnosti upisa i ĉitanja podatka.

U ovom dijelu pokazuju se principijelne izvedbe registra s paralelnim, odnosno serijskim upisom i

ĉitanjem podatka te primjeri integralnih izvedbi, a zatim i neki primjeri primjene registara.

6.1.1. REGISTRI SA PARALELNIM UPISOM I ĈITANJEM PODATAKA

Slika 6.1. Registar sa paralelnim upisom i čitanjem podataka

Bitovi podatka dovode se na ulaze D0-D3. Podaci se upisuju na prednju ivicu takt impulsa

koji se dovodi na ulaz CP. Na izlazima Q0-Q3 pojavljuje se podatak s ulaza. Pomoću stanja 0 na

ulazu MR (od engl. master reset) mogu se svi flip-flopovi istovremeno postaviti u stanje 0. Inaĉe

ulaz MR mora biti u stanju 1. Primjer izvedbe registra s takvim osobinama je integralni sklop

74175. Na slici 6.2. prikazani su njegovi simboli (ANSI i IEC) i tabela stanja. Ulaz za takt impulse

ovdje je oznaĉen sa CLK (od engl. clock ). Osim izlaza Q ova izvedba registra ima izlaze na

kojima se dobije komplement upisanoga podatka. Podatak se sa ulaza D upisuje u flip-flopove i

pojavljuje na izlazima Q na prednju ivicu takt impulsa na ulazu CLK uz uslov da je ulaz za

brisanje, ovdje oznaĉen s CLR, u stanju 1 (tabela stanja sa slike 6.2b).

Slika 6.2. Integralni sklop 74175, simboli (ANSI i IEC) i tabela stanja

Naĉin

rada

Ulazi Izlazi

CLR CLK Dn Qn

Brisanje L X X L H

Upis 1 H ↑ h H L

Upis 0 H ↑ l L H

↑ - prelaz iz stanja 0 u stanje 1

X - bilo koje stanje ulaza

L,H – stanje 0, odnosno stanje 1

l.h – stanje 0, odnosno 1 na ulazu prije djelovanja impulsa ritma


Na IEC simbolu sklopa 74175 ulaz za impulse ritma oznaĉen je sa C1, a ulaz za

postavljanje registra u stanje 0 sa R. Ulazi za podatke prikazani su na lijevoj donjoj strani simbola

(oznaĉen samo ulaz 1D), a izlazi su na donjem desnom dijelu simbola.

Ulaz 4D posljednjeg flip-flopa je u stanju 1 (spoj na UCC). Ulazi D ostalih flip-flopova su

u stanju 0 (spoj na masu). Stanje 0 na ulazu CLR drţi sve flip-flopove u stanju 0. Izlazi Q svih flip-

flopova su u stanju 0, što pokazuju svijetleće diode spojene na izlaze Q (slika 6.3a).

Postavljanje ulaza CLR u stanje 1 omogućava djelovanje takt impulsa te upis i ĉitanje

podatka u registar. DovoĊenjem takt impulsa na ulaz CLK (pomoću sklopke c) ĉetvrti flip-flop

prelazi u stanje 1 jer je njegov ulaz 4D u stanju 1, a ostali flip-flopovi ostaju u stanju 0 jer su

njihovi ulazi D u stanju 0 (slika 6.3b).

Slika 6.3. Prikaz djelovanja registra 74175 (paralelni upis podataka)

6.1.2. REGISTRI SA SERIJSKIM UPISOM I ĈITANJEM PODATAKA

Slika 6.4. Registar sa serijskim upisom i čitanjem podataka


Flip-flopovi u registru mogu se povezati na naĉin pokazan na slici 6.4. To omogućava

serijski upis i ĉitanje podatka. Podatak se dovodi na ulaz SI, a ĉita na izlazu SO. Upis podatka

odvija se bit po bit u ritmu impulsa koji se dovode na ulaz CP.

U vjeţbi na slici 6.5. pokazano je djelovanje integralnog sklopa 74175 u spoju serijskog

registra. Stanjem 0 na ulazu CLR svi flip-flopovi registra postavljeni su u stanje 0 (slika 6.5.a).

Ulaz CLR postavljen u stanju 1 omogućava upisivanje i ĉitanje podatka. Svi flip-flopovi su

u stanju 0. Na serijskom je ulazu (ulaz 1D prvog flip-flopa) stanje 1. Na prvi takt impuls (ostvaren

djelovanjem sklopke c) prvi flip-flop prelazi u stanje 1, dok ostali flip-flopovi ostaju u stanju 0 što

pokazuju svijetleće diode spojene na izlaze Q (slika 6.5b).

Nakon djelovanja prvog takt impulsa, mijenja se podatak na serijskom ulazu. Pomoću

sklopke s na ulaz se dovodi stanje 0. Djelovanjem drugog po redu takt impulsa stanje 1 sa izlaza

prvog flip-flopa prenosi se u drugi flip-flop. Izlaz 2Q drugog flip-flopa ide u stanje 1. Kako je u

trenutku djelovanja drugog takt impulsa stanje na ulazu 1D prvog flip-flopa 0, to se taj Flip-flop

vraća u stanje 0 (slika 6.5c).

Na sliĉan naĉin djeluje treći, odnosno ĉetvrti takt impuls. Nakon ĉetvrtog takt impulsa vidi

se da je podatak sa serijskog ulaza pomaknut do posljednjeg flip-flopa, tj. na serijski izlaz. To je

izlaz 4Q posljednjeg flip-flopa (slika 6.5d).

Slika 6.5. Prikaz djelovanja registra 74175 (serijski upis podataka)

Iz pokazane vjeţbe vidi se da se u serijskom registru podatak pomiĉe ili pomjera od ulaza

prema izlazu pa se takvi registri nazivaju pomaĉni ili pomjeraĉki registri (engl. shift register).

6.1.3. REGISTRI S PARALELNIM I SERIJSKIM UPISOM I ĈITANJEM PODATAKA

Za praktiĉnu primjenu poţeljno je da registar ima mogućnost paralelnog i serijskog upisa i

ĉitanja podatka (slika 6.6.).

Na ulaz SI (od engl. serial input) dovodi se podatak za serijski upis. Bitovi podatka za

paralelni upis dovode se na ulaze D0-D3. Upisom podataka upravlja se pomoću ulaza CP (prednja


ivica takt impulsa). Naĉin upisa ovisi o stanju na ulazu SE/PE (od engl. Serial Enable/Paralel

Enable). Ako je ulaz SE/PE u stanju 1, moguć je serijski upis podatka. Izlaz Q3 posljednjeg flip-

flopa je serijski izlaz SO (od engl. Serial Output). Kad je na ulazu SE/PE stanje 0, moguć je

paralelni upis podataka.

Slika 6.6. Logička šema registra sa paralelnim i serijskim ušisom i čitanjem podataka

Na izlazima Q0-Q3 moguće je istovremeno proĉitati sve bitove upisanog podatka. Ulaz MR

(od engl. master reset) sluţi za istovremeno postavljanje svih flip-flopova u stanje 0.

Takav registar moţe posluţiti za serijsko-paralelno i paralelno-serijsko pretvaranje podataka. Pri

serijsko-paralelnom pretvaranju podatak se upisuje u registar serijski, bit po bit, a oĉitava se

paralelno. Pri paralelno-serijsko pretvaranju podatak se upisuje paralelno (svi bitovi istovremeno),

a oĉitava serijski, bit po bit.

Primjer integralne izvedbe pomijeraĉkog registra sa mogućnosti serijskog i paralelnog

upisa je sklop 74195 (slika 6.7.). To je 4-bitni pomijeraĉki registar. Sklop ima dva ulaza za serijski

upis podataka, J i K. Ulaz PE u stanju 0 omogućava paralelni upis, a u stanju 1 serijski upis

podataka. Promjenu stanja flip-flopa, tj. upis podatka u registar omogućava upravljaĉki impuls na

ulazu CP prednjom ivicom. Ulaz MR sluţi za postavljanje svih flip-flopova u stanje 0. Izvodi D0-

D3 su ulazi na koje se dovodi podatak pri paralelnom upisu. Uz izlaze Q0-Q3 izveden je i

komplementarni izlaz s posljednjeg flip-flopa.

Slika 6.7. Simboli sklopa 74195


Tabela 6.1. Tablični prikaz djelovanja integrisanog sklopa 74195

6.1.4. REGISTRI S POMAKOM PODATKA U OBA SMJERA

U prethodno razmatranim izvedbama pomijeraĉkih registara pomak bitova odvijao se od

prvog flip-flopa s lijeve strane prema krajnjem desnom flip-flopu, dakle pomak udesno (engl. shift

right). U praksi se pojavljuje potreba da se bitovi podatka mogu pomicati i u suprotnom smjeru, tj.

ulijevo (engl. shift left). Registar s pomakom podatka u oba smjera moguće je izvesti na dva naĉina

(slika 6.8.).

Na ulaz Dn n-tog flip-flopa pomjeraĉkog registra moguće je dovesti podatak s izlaza Q

prethodnog flip-flopa (slika 6.8a). To će se dogoditi ako je upravljaĉki ulaz S u stanju 0. U tom

sluĉaju odvijat će se pomak udesno. Ako je upravljaĉki ulaz S u stanju 1, na ulaz Dn doći će

podatak sa Qn+l izlaza sljedećeg flip-flopa. To znaĉi da će se u tom sluĉaju odvijati pomak ulijevo.

Sklop koji odabire podatak za ulaz flip-flopa je multiplekser (vidi poglavlje 7. Sloţeni

kombinacijski sklopovi).

Ako se podatak sa izlaza Qn-tog flip-flopa usmjeri na ulaz Dn+l sljedećeg flip-flopa (slika 6.8b)

odvijat će se pomak podatka udesno. Da bi se to dogodilo, potrebno je na upravljaĉki ulaz S dovesti

stanje 0.

Primjer izvedbe registra s pomakom podatka u oba smijera je integralni sklop 74194 (slika 6.10.).

Slika 6.8. Veze izmeĎu flip flopova koje omogućuju Slika 6.9. Pomak podataka u pomjeračkom

pomak podataka u oba smjera registru

Naĉin

rada

Ulazi Izlazi

MR PE J K Dn Q0 Q1 Q2 Q3

brisanje L X X X X L L L L H

serijski upis H h h h X H q0 q1 q2 L

H h l l X L q0 q1 q2

H h h l X q0 q1 q2

H h l h X q0 q0 q1 q2

paralelni upis H l X X dn d0 d1 d2 d3 X - bilo koje stanje ulaza



dn - stanje na ulazu prije djelovanja impulsa ritma

qn – stanje na izlazu prije djelovanja impulsa ritma


Slika 6.10. Simboli sklopa 74194

Tabela 6.2. Tablični prikaz djelovanja integrisanog sklopa 74194

Ulaz MR (od engl. master reset) sluţi za istovremeno postavljanje svih flip-flopova u stanje

0. Izvodi DSR (od engl. data shift right) i DSL (od engl. data shift left) su ulazi za podatak pri

pomaku udesno, odnosno ulijevo. Pomak bitova podatka odvija se u ritmu impulsa koji se dovode

na ulaz CP. Izvodi D0-D3 su ulazi za paralelni upis podatka, a Q0-Q3 su izlazi. Izvodi S0 i S1 su

upravljaĉki ulazi kojima se odreĊuje naĉin rada registra.

6.1.5. REGISTRI SA TRI IZLAZNA STANJA

Kad je potrebno podatke iz registra prenijeti zajedniĉkom linijom (sabirnicom, engl. data

bus) na koju je povezano više razliĉitih sklopova, potrebno je imati na raspolaganju registar koji

ima tri izlazna stanja: stanje 0, stanje 1 i stanje visoke impedanse Z (slika 6.11.).

Izvodi D0-Dn su ulazi za paralelni upis, a Q0-Qn paralelni izlazi. Ulaz MR sluţi za

postavljanje svih flip-flopova u stanje 0. Ulaz E je upravljaĉki ulaz kojim se omogućava paralelni

upis podatka sa ulaza D0-Dn. Ulaz OE je upravljaĉki ulaz kojim se omogućava paralelni ispis

podatka ili stanje visoke impedanse na izlazima Q0-Qn (tabela 6.3., slika 6.12.).

Naĉin

rada Ulazi

Izlazi

CP MR S1 S2 DSR DSL Dn Q3 Q2 Q1 Q0

brisanje X L X X X X X L L L L

serijski upis X H l l X X X q3 q2 q1 q0

pomak ulijevo ↑ H h l X l X L q3 q2 q1 ↑ H h l X h X H q3 q2 q1

pomak udesno ↑ H l h l X X q2 q1 q0 L

↑ H l h h X X q2 q1 q0 H

paraleln upis ↑ H h h X X dn d3 d2 d1 d0

X - bilo koje stanje ulaza



dn - stanje na ulazu prije djelovanja impulsa ritma

qn – stanje na izlazu prije djelovanja impulsa ritma

↑ - promjena impulsa ritma CP iz stanja 0 u stanje 1


Na slici 6.13. prikazan je spoj registara sa tri izlazna stanja na sabirnicu koja se sastoji iz

ĉetiri voda DB0-DB3. Ulazi i izlazi za podatke svih registara spojeni su na vodove sabirnice. Zbog

toga pri prenosu podataka iz registra samo jedan registar smije imati aktivan izlaz, dok ostali

registri moraju imati izlaz u stanju visoke impedanse. To znaĉi da samo jedan registar smije imati

ulaz OE u stanju 0, a svi ostali u stanju 1. Aktivirane ulaze treba imati onaj registar u koji se podaci

unose. Takvih registara moţe istovremeno biti više. Registri u koje se unose podaci sa sabirnice

moraju imati ulaze E u stanju 0, a ostali u stanju 1.

Slika 6.11.Logička šema registra sa tri stanja Tabela 6.3. Prikaz rada registra sa tri stanja

Logiĉka šema digitalnog ureĊaja ili njegovog dijela sa sabirnicama sa većim brojem

vodova i prikljuĉkom većeg broja sklopova postaje nepregledna. Zbog toga se upotrebljavaju

logiĉke šeme sa pojednostavljenim prikazom sabirnice (slika 6.14.). Broj uz liniju sabirnice

pokazuje stvarni broj vodova.

Slika 6.12.Simboli 4-bitnog registra sa Slika 6.13.Registri sa tri izlazna stanja

tri izlazna stanja spojeni na sabirnicu

Naĉin

rada

Ulazi Izlazi

MR CP E Dn Qn

brisanje H X X X L

paralelni upis L ↑ l l L

L ↑ l h H

bez promjene L X h X qn

Naĉin

rada

Ulazi Izlazi

Dn OE Qn

ispis L L L

H L H

bez promjene X H Z


Slika 6.14. Pojednostavljeni prikaz spoja registara na sabirnicu

6.1.6. REGISTAR KAO BROJAĈ

Slika 6.15. Prstenasti brojač


Ako se izlaz pomijeraĉkog registra poveţe sa ulazom, postiţe se kruţenje podatka u ritmu

takt impulsa. Tako spojeni registar (slika 6.15.) moţe posluţiti za brojanje impulsa i naziva se

prstenasti brojaĉ (engl. ring counter).

Pomoću sklopke r na ulazu CLR integralnog sklopa 74195 stanje je 0 pa su svi flip-flopovi

postavljeni u stanje 0. DovoĊenjem stanja 1 na ulaz CLR omogućava se djelovanje takt impulsa na

ulazu CLK, odnosno upis i ĉitanje podatka. Stanje 0 na ulazu SH/LD omogućava upis podatka 1 sa

ulaza A u prvi flip-flop (slika 6.15.a). Promjenom stanja na ulazu SH/LD omogućava se po-

mijeranje podatka upisanog u flip-flop BA. Takt impulsi pomiĉu stanje 1 od flip-flopa QA do flip-

flopa QD. Kako je izlaz QD povezan sa serijskim ulazom J/K flip-flopa BA, nakon ĉetvrtoga

impulsa takt impulsa registar je u poĉetnom stanju, tj. BA je ponovo u stanju 1.

Ako se iz impulsnog dijagrama ulaza CP i izlaza QA-QD zapiše stanje izlaza flip-flopova

nakon svakoga takt impulsa, moţe se zakljuĉiti da taj sklop broji impulse od 0 do 3. Ĉetvrti impuls

vraća registar u poĉetno stanje. Ako se na impulsnom dijagramu uporedi period izlaznog napona

bilo kojeg izlaza Q sa periodom ulaznog napona, moţe se uoĉiti da prstenasti brojaĉ u ovom

sluĉaju dijeli frekvenciju ulaznog napona sa ĉetiri, tj. sa onoliko koliko ima flip-flopova.

Općenito se moţe reći da prstenasti brojaĉ sa n flip-flopova broji od 0 do n-1, odnosno dijeli

frekvenciju sa n.

Tabela 6.4. Tabela stanja prstenastog brojača

Slika 6.16. Johnsonov brojač

Broj impulsa

na CLK

Stanja flip flopova

QD QC QB QA

0 0 0 0 1

1 0 0 l 0

2 0 1 0 0

3 1 0 0 0

4 0 0 0 0


Ako se registar sa serijskim upisom izvede tako da se na ulaz prvog flip-flopa spoji

komplementarni izlaz posljednjeg flip-flopa (slika 6.16a), dobije se sklop poznat pod nazivom

Johnsonov brojaĉ (engl. Johnson counter, twisted-ring counter).

Poĉetno stanje svih flip-flopova je 0. Takt impulsi uzrokuju postupno upisivanje stanja 1 u

sve flip-flopove (stanje 1 sa izlaza posljednjeg flip-flopa). Kad svi flip-flopovi postignu stanje

1, izlaz prelazi u stanje 0. Stoga sada flip-flopovi postupno prelaze u stanje 0 (slika 6.16b).

Nakon osmog impulsa, sklop je u poĉetnom stanju.

Ako se stanja flip-flopova i broj impulsa na ulazu CLK prikaţu tabelom stanja, vidi se da

sklop broji impulse od 0 do 7. Ako se uporedi period ulaznog napona sa periodom napona na bilo

kom izlazu Q, vidi se da u pokazanom primjeru sklop dijeli frekvenciju sa osam.

Općenito se moţe reći da Johnsonovo brojaĉ, koje se sastoji od n flip-flopova, broji od 0 do 2n-l,

odnosno dijeli frekvenciju sa 2n.

Tabela 6.5. Tabela stanja Johnsonovog brojača

Broj impulsa

na CLK

Stanja flip flopova

4Q 3Q 2Q 1Q

0 0 0 0 0

1 0 0 0 1

2 0 0 1 1

3 0 1 1 1

4 1 1 1 1

5 1 1 1 0

6 1 1 0 0

7 1 0 0 0

8 0 0 0 0

9 0 0 0 1


6.2. BROJAĈI

U poglavlju o registrima pokazano je na koji se naĉin registar moţe primijeniti za brojanje

impulsa i u skladu sa time za dijeljenje frekvencije. Što je broj do kojeg je potrebno brojati veći,

to je potreban veći broj flip-flopova u registru. Povezivanjem flip-flopovaa u sklop brojaĉa moguće

je sa istim brojem flip-flopovaa postići brojanje do znatno većeg broja, odnosno dijeljenje

frekvencije sa većim brojem. Osim toga, brojaĉ se upotrebljava za mjerenje vremena i perioda,

odnosno frekvencije.

Brojaĉi mogu biti asinhrona i sinhrona. U asinhronim brojaĉima flip-flopovi mijenjaju stanje jedan

za drugim. U sinhronim brojaĉima svi flip-flopovi mijenjaju stanje istovremeno. Brojaĉ moţe biti

izveden tako da broj impulsa prikazan stanjem flip-flopova raste ili opada. Na temelju toga brojaĉi

se dijele na brojaĉe prema naprijed i brojaĉe prema natrag.

6.2.1. BINARNI BROJAĈ

Svi ulazi J i K su u stanju 1 tako da svaki impuls koji se pojavi na ulazima CP bilo kojeg

flip-flopa uzrokuje promjenu njegovog stanja. Stanje 0 na ulazu CLR postavlja sve flip-flopove u

stanje 0 (slika 6.17a).

Postavljanjem ulaza CLR u stanje 1 ostvaruje se uslov za djelovanje impulsa na ulazu

1CLK prvog flip-flopa (slika 6.17b). Prvi impuls na ulazu 1CLK ostvaren pomoću sklopke c

djeluje padajućim ivicom na prvi flip-flop koji prelazi u stanje 1 (slika 6.17c).

Drugi impuls na ulazu CLK1 vraća prvi flip-flop u stanje 0. Promjena stanja na izlazu QA

djeluje kao padajuća ivica impulsa na 2CLK ulazu drugog flip-flopa i postavlja ga u stanje 1 (slika

6.17d). Sljedeći impuls na ulazu CLK1 postaviće ponovo izlaz prvog flip-flopa QA u stanje 1, s tim

da i izlaz QB drugog flip-flopa ostaje u stanju 1. Ĉetvrti impuls vratit će izlaze QA i QB u stanje 0

(djelovanje padajuće ivice na ulazima CLK), a izlaz trećeg flip-flopa postaviti u stanje 1 (padajuća

ivica sa izlaza QB djeluje na ulaz 3CLK trećeg flip-flopa).

Nakon petnaestog impulsa svi će flip-flopovi biti u stanju 1 (slika 6.17e). Šesnaesti impuls dovodi

flip-flopove u poĉetno stanje kad su svi izlazi Q u stanju 0. Flip-flopovi mijenjaju stanje jedan za

drugim. Stoga se takav brojaĉ naziva serijski ili asinhroni (engl. asynchro-nous counter). Ako se

stanja flip-flopa nakon svakog impulsa prikaţu tablicom stanja (tabela 6.6.), vidi se da stanja flip-

flopova odgovaraju binarnom broju impulsa na ulazu 1CLK. Zato se takvo brojaĉ naziva binarni

brojaĉ (engl. binary counter).

Kod brojaĉa sa ĉetri flip-flopa kombinacije stanja flip-flopova poĉinju se ponavljati nakon

petnaestog impulsa. To znaĉi da je sa takvim brojaĉem moguće brojati do 15. Općenito se moţe

reći da se s n flip-flopova moţe brojati do 2n-l.

Iz vjeţbe sa slike 6.18. vidi se da je frekvencija impulsa na izlazu QA prvog flip-flopa dva

puta manja od ulazne, na izlazu QB drugog flip-flopa ĉetri puta manja od ulazne itd. To znaĉi da

pokazani binarni brojaĉ dijeli frekvenciju sa 2, 4, 8 ili 16, ovisno sa kojeg se izlaza Q uzima signal.

Općenito vrijedi da binarni brojaĉ sa n flip-flopova dijeli frekvenciju ulaznih impulsa sa 2n.


Slika 6.17. Binarni brojač


Slika 6.18. Prikaz djelovanja brojača pomoću logičkog analizatora

a) šema spoja, b) vremenski dijagrami

Tabela 6.6. Stanja flip flopova binarnog brojača

Broj impulsa

na ulazu

Stanja flip flopova

QD QC QB QA

0 0 0 0 0

1 0 0 0 1

2 0 0 1 0

3 0 0 1 1

4 0 1 0 0

5 0 1 0 1

6 0 1 1 0

7 0 1 1 1

8 1 0 0 0

9 1 0 0 1

10 1 0 1 0

11 1 0 1 1

12 1 1 0 0

13 1 1 0 1

14 1 1 1 0

15 1 1 1 1

16 0 0 0 0


6.2.2. DEKADNI BROJAĈ

U praksi se pokazuje potreba za brojaĉima ĉija će osnova brojanja biti razliĉita od 2".

IzmeĊu takvih brojaĉa najĉešće se upotrebljava brojaĉ sa osnovom brojanja 10 (engl. mod-10

counter). Takvo brojaĉ naziva se dekadni brojaĉ (engl. decade counter).

Za izvedbu dekadnog brojaĉa potrebna su ĉetri flip-flopa. Sa manjim brojem flip-flopova

nije moguće postići dovoljan broj razliĉitih binarnih kombinacija. MeĊutim, sa ĉetiri flip-flopa

pojavljuje se višak od šest binarnih kombinacija. Kombinacije 0000-1001 su binarni brojevi 0-9.

Preostale kombinacije 1010-1111 treba iskljuĉiti. Dakle, flip-flopovi moraju biti meĊusobno tako

povezani da se na deseti impuls svi vraćaju u poĉetno stanje. U vjeţbi na slici 6.19. pokazan je

primjer kako se to moţe uĉiniti.

Slika 6.19. Prikaz djelovanja dekadnog brojača


6.2.3. BROJAĈ PREMA NAZAD

U prethodno razmatranim brojaĉima dovoĊenjem takt impulsa raste sadrţaj brojaĉa. Takvi

brojaĉi broje od nule prema najvećem broju i nazivaju se brojaĉi prema naprijed ili brojaĉi naviše

(engl. up counter).

Ako se signal iz prethodnog flip-flopa uzima sa izlaza umjesto sa Q, dobije se brojaĉ

kojem se sadrţaj smanjuje (slika 6.20.). To je brojaĉ koji broji od najvećeg broja prema nuli i

naziva se brojaĉ prema unazad ili brojaĉ naniţe (engl. down counter).

Slika 6.20. Brojač prema nazad

Ako se izmeĊu flip-flopova ugradi sklop koji sa prethodnog flip-flopa odabire glavni ili

komplementarni izlaz i usmjerava signal sa njega na ulaz za takt impuls sljedećeg flip-flopa dobije

se brojaĉ koje moţe brojati naprijed ili nazad (slika 6.21.). Takav brojaĉ naziva se brojaĉ

naprijed/nazad ili gore/dolje (engl. up/down-counter).

Slika 6.21. Brojač naprijed/nazad


Ako je upravljaĉki signal U/D u stanju 0, na ulaz CLK flip-flopa BB dolazi signal s izlaza

QA, što omogućava brojanje prema naprijed. Ako je upravljaĉki ulaz U/D u stanju 1, na ulaz CLK

Flip-flopa BB dolazi signal sa komplementarnog izlaza Q' što omogućava brojanje prema nazad.

Brojaĉ s prethodnim postavljanjem

Svi dosad razmatrani brojaĉi mogli su se postaviti u poĉetno stanje u kojem su svi flip-

flopovi u stanju 0. Praksa nameće potrebu za brojaĉima koje je moguće postaviti u bilo koje

poĉetno stanje (engl. pressetable counter). Takav brojaĉ ima paralelne ulaze P0-Pn-1 (slika 6.22.) na

koje se dovodi podatak koji se ţeli upisati u brojaĉ kao poĉetno stanje. Stanje 0 na upravljaĉkom

ulazu za paralelni upis PL omogućava upis podatka sa ulaza P0-Pn-1, u flip-flopove B0-Bn-1 . Stanje

1 na ulazu PL zabranjuje paralelni upis. Tada su izlazi svih sklopova NI u stanju 1 bez obzira na

stanje podatka i ne djeluju na ulaze PR i CLR flip-flopova.

Slika 6.22. Brojač sa prethodnim postavljanjem

6.2.4. INTEGRALNE IZVEDBE BROJAĈA

ProizvoĊaĉi digitalnih komponenata proizvode veliki broj razliĉitih tipova integralnih

brojaĉa. Kao primjer binarnog brojaĉa moţe se spomenuti sklop 7493.

Integralno kolo 7493 binarni je brojaĉ sastavljeno od ĉetiri flip-flopa (slika 6.23.). Moguće je

brojanje impulsa od 0 do 15 i djeljenje frekvencije sa 2, 4, 8 i 16. Za dijeljenje frekvencije sa 16

potrebno je povezati izlaz QA sa ulazom CKB. Promjena stanja flip-flopova odvija se na padajuću

ivicu impulsa.

Brojaĉ ima izvedene posebne ulaze za istovremeno postavljanje svih flip-flopova u stanje 0. To su

ulazi R01 i R02. Za postavljanje svih flip-flopova u stanje 0 moraju oba ulaza biti u stanju 1.

Brojanje je moguće ako je barem jedan od ta dva ulaza u stanju 0.

Primjenom povratnih i logiĉkih veza moguće je pomoću sklopa 7493 ostvariti brojaĉ koji

dijeli frekvenciju sa bilo kojim brojem manjim od 16.

Integralni sklop 7490 je integrirani dekadni brojaĉ koji ima mogućnost postavljanja u

poĉetna stanja 0000 i 1001 pomoću ulaza R01 i R02, odnosno R91 i R92 (slika 6.25.).


Slika 6.23. Logička šema integralnog brojača 7493

Slika 6.24.Simboli i tabela načina rada intehralnog brojača 7493

Slika 6.25. Simboli i tabela načina rada intehralnog brojača 7490

Primjer 6.1.

Sa koliko dijeli frekvenciju sklop sa slike?

Ulazi Izlazi

R01 R02 QD QC QB QA

H H 0 0 0 0

L H

H L Brojanje (count)

L L

Ulazi Izlazi

R91 R92 R01 R02 QD QC QB QA

X L H H 0 0 0 0

L X H H 0 0 0 0

H H X X 1 0 0 1

X L X L

L X L X Brojanje (count)

X L X L

L X X L


Impulsi se dovode na ulaz CKB. Izlazi QB i QD spojeni su preko sklopa I na ulaze R01 i R02

To znaĉi kad izlazi QB i QD budu u stanju 1 brojaĉ će se postaviti u poĉetno stanje. Toće

se dogoditi pri izlaznom stanju 101 koje odgovara petom impulsu. Dakle sklop dijeli

frekvenciju s pet. Do istog zakljuĉka se moţe doći promatranjem vremenskih dijagrama

ulaza CKB i izlaza QB, QC i QD.

6.2.5. SINHRONI BROJAĈI

Sve integrirane izvedbe prethodno razmatranih brojaĉa spadaju u asinhrone (serijske)

brojaĉe. Njihovo je svojstvo jednostavnost izvedbe. MeĊutim, znatan nedostatak je ograniĉenje u

radu s obzirom na moguću radnu frekvenciju. Pri razmatranju rada serijskog brojaĉi zanemareno je

vrijeme kašnjenja flip-flopova tp (vrijeme od nailaska djelotvorne ivice takt impulsa do promjene

stanja na izlazu flip-flopa). Kako kod serijskog brojaĉa flip-flop zapoĉinje sa promjenom stanja tek

kada je prethodni završio promjenu, to se vremena kašnjenja flip-flopova sabiraju. Pri niţim

frekvencijama ulaznih napona to neće uticati na rad. Pri višim frekvencijama vrijeme kašnjenja

moţe potpuno onemogućiti rad brojaĉa (slika 6.26.). U prikazanom primjeru izlaz Q2 ostao je u

stanju 0 nakon ĉetvrtoga impulsa. U stanje 1 prelazi sa kašnjenjem tek nakon petog impulsa.

Slika 6.26. Uticaj vremena kašnjenja na rad asinhronih brojača

Prema tome, ako se asinhroni brojaĉ upotrebljava tako da sa stanjima flip-flopova upravlja

neki drugi sklop, period ulaznog napona (takt impulsa) treba biti veća od zbira vremena kašnjenja

svih flip-flopova brojaĉa:

gdje je N = broj flip-flopova u brojaĉu, a tp = vrijeme kašnjenja flip-flopa.

U tom sluĉaju najveća frekvencija ulaznog signala (takt impulsa) asinhronog brojaĉa je:


Nepovoljan uticaj vremena kašnjenja flip-flopa na najveći iznos frekvencije takt impulsa

moguće je smanjiti izvedbom sinhronog, tj. paralelnog brojaĉa (slika 6.27.).

Slika 6.27. Sinhroni binarni brojač a) šema spoja b) vremenski dijagrami

Na takvim brojaĉima ulazni impulsi koji se broje (takt impulsa) dovode se istovremeno na

ulaze CP (CLK) svih flip-flopova. Flip-flopovi mijenjaju stanja sinhrono, tj. istovremeno. Otud i

naziv za takav brojaĉ (engl. synchronous counter). Promjena stanja flip-flopova ovisi o podatku

koji dolazi na ulaze J i K iz prethodnih flip-flopova. Takt impulsi (ulazni impulsi) mijenjaju stanje

onog flip-flopa binarnog sinhronog brojaĉa ĉiji su ulazi J i K istovremeno u stanju 1.

Flip-flop BA mijenja stanje na svaki takt impuls, jer su njegovi ulazi J i K stalno u stanju 1.

Ulazi J i K flip-flopa BB su u stanju 1 kada je izlaz prethodnog flip-flopa QA u stanju 1. Zato taj

flip-flop mijenja stanje na svaki drugi takt impuls. Ulazi J i K flip-flopa BB su u stanju 1 kada su

istovremeno izlazi QA i QB u stanju 1. Zbog toga taj flip-flop mijenja stanje na svaki ĉetvrti takt

impuls. Flip-flop BD mijenja stanje na svaki osmi takt impuls, jer ima na ulazima J i K stanje 1

samo kada su svi prethodni flip-flopovi u stanju 1. To znaĉi da je dijagram ulaznih takt impulsa i

izlaznih napona flip-flopova ovog brojaĉi isti kao dijagram asinhronog brojaĉa (slika 6.18b).

Primjer 6.2.

Kolika je najveća frekvencija impulsa ritma za serijski 4-bitni brojaĉ sastavljen od flip

flopova 7474?

Vrijeme kašnjenja impulsa ritma flip flopa 7474 iznosi tPHL=40ns i tPLH=25ns. (Ovo je

odraĊeno u ranije kod bistabilnih multivibratora). Iz ovoga slijedi da je najveća dopuštena

frekvencija brojaĉa za najlošiji sluĉaj


6.2.6. INTEGRALNI SINHRONI BROJAĈI

Integralno kolo 74191 je ĉetverobitni binarni sinhroni brojaĉ naprijed/nazad koji ima

mogućnost postavljanja u bilo koje poĉetno stanje (engl. presetable 4-bit binary up/down counter).

Stanje 0 na ulazu CE (od engl. count enable, na šemi pokusa oznaĉen s CTEN) omogućava

brojanje, a stanje 1 zabranjuje. Signal na upravljaĉkom ulazu U/D odreĊuje smijer brojanja. Stanje

0 na tom ulazu omogućava brojanje prema naprijed, a stanje 1 brojanje prema nazad. Ulaz PL (od

engl. parallel load, na shemi pokusa oznaĉen s LOAD) omogućava postavljanje brojaĉa u bilo koje

poĉetno stanje.

Stanje 0 na tom ulazu omogućava postavljanje flip-flopova u stanja odreĊena stanjima ulaza A,B,C

i D. Izlaz TC (od engl. Terminal Count, na shemi pokusa oznaĉen s MAX/MIN) daje stanje 1 kad

brojaĉ dostigne najviše stanje, tj. 1111 pri brojanju prema naprijed, odnosno najniţe stanje, tj. 0000

pri brojanju prema nazad. Izlaz RCO (od engl. Ripple Clock Output), daje stanje suprotno stanju na

izlazu TC. Upotrebljava se pri spajanju dva ili više sklopova zbog povećanja broja do kojeg brojaĉ

moţe brojati (slika 6.29.).

Slika 6.28. Simbol integralnog Slika 6.29. Izvedbe 8-bitnog brojača pomoću 74191 sklopova

brojača 74191

Slika 6.30. Brojanje prema gore pomoću brojača 74191


Slika 6.31. Brojanje prema dole pomoću brojača 74191


7. SLOŢENI KOMBINACIONI SKLOPOVI

7.1. ARITMETIĈKI SKLOPOVI

SKLOPOVI ZA SABIRANJE

SABIRANJE VIŠEBITNITI BROJEVA

DIGITALNI KOMPARATOR

ARITMETIĈKO-LOGIĈKA JEDINICA

7.2. SKLOPOVI ZA KODIRANJE I DEKODIRANJE

KODER

DEKODER

7.3. UPRAVLJAĈKI SKLOPOVI DISPLEJA

7 - SEGMENTNI DISPLEJI

UPRAVLJANJE 7-SEGMENTIM DISPLEJIMA

DISPLEJI SA TAĈKASTOM MATRICOM

7.4. SKLOPOVI ZA SELEKTIRANJE I DISTRIBUCIJU DIGITALNIH PODATAKA

MULTIPLEKSER ILI SELEKTOR

DEMULTIPLEKSER

PARITETNI SKLOP

7.5. PROGRAMIBILNE LOGIĈKE KOMPONENTE

PROGRAMIBILNO LOGIĈKO POLJE

PROGRAMIBILNE LOGIĈKE KOMPONENTE PAL

PROGRAMIBILNE LOGIĈKE KOMPONENTE GAL

U ovom poglavlju obraĊuju se primjeri sloţenih logiĉkih sklopova ĉiji su osnovni sastavni

elementi kombinacioni logiĉki sklopovi. To su aritmetiĉki sklopovi, sklopovi za kodiranje i

dekodiranje, upravljaĉki sklopovi pokazivaĉa (indikatora), sklopovi za demultipleksiranje i

selektiranje te programibilne digitalne komponente.

Poglavlje je podijeljeno u ĉetiri dijela. U prvom dijelu obraĊuju se osnovne aritmetiĉke

operacije u binarnom brojnom sistemu i komponente koje te operacije obavljaju. U drugom dijelu

ovog poglavlja obraĊuju se komponente za kodiranje i dekodiranje. U trećemu dijelu obraĊuju se

komponente za distribuciju i nadzor prenosa digitalnih podataka. U posljednjem dijelu poglavlja

obraĊuju se programibilne logiĉke komponente.


7.1. ARITMETIĈKI SKLOPOVI

Osnovne aritmetiĉke operacije u binarnom i decimalnom brojnom sistemu odvijaju se na

isti naĉin. Osnovni sklop za izvoĊenje aritmetiĉkih operacja u dgitalnim sistemima je sklop za

sabiranje. Zbog toga je ovaj sklop u središtu paţnje ovog poglavlja. TakoĊe se pokazuje kako se

pomoću sklopa za sabiranje vrši binarno oduzimanje. Operacije mnoţenja i dijeljenja koje se svode

na sabiranje i oduzimanje se u digitalnim sistemima rješavaju programski pa stoga one nisu uzete u

razmatranje.

Osim toga obraĊene su komponente digitalni komarator i sritmetiko logiĉka jedinica. U

izvoĊenju aritmetiĉkih operacija pojavljuje se potreba za kompariranjem digitalnih podataka što

obavlja digitalni komparator. Aritmetiĉko-logiĉka jedinica je sloţeni logiĉki sklop kojim je moguće

obavljati više aritmetiĉkih i logiĉkih operacija.

7.1.1. SKLOPOVI ZA SABIRANJE

Pri sabiranju dva jednocifrena binarna (jednobitna) broja A i B mogu nastati ĉetri razliĉita

sluĉaja. Ako su brojevi A i B jednaki nuli, tada je zbir S = 0. Ako su brojevi A i B razliĉiti, tada je

zbir S = 1. U svakom od tih sluĉajeva prenos je P = 0. Kada su brojevi A i B jednaki jedinici, tada

je zbir S = 0 a prenos P = 1.

Tabela 7.1. Rezultati sabiranja dva Slika 7.1. Logička šema i simbol sklopa za

jednobitna binarna broja sabiranje dva jednobitna broja

Tabelarni prikaz mogućih zbirova dva jednocifrena binarna broja (tabela 7.1.) direktno

upućuje na mogućnost izvedbe sklopa koji će obavljati sabiranje (slika 7.1.). S obzirom na

promjenljive veliĉine A i B zbir S je logiĉka operacija EX-ILI, a prenos P je operacija I. Takav

sklop naziva se nepotpunim sklopom za sabiranje ili kraće nepotpuni sabiraĉ ili polusabiraĉ (engl.

half-adder).

Polusabiraĉem je moguće sabrati dva višebitna broja postupnim sabiranjem. Sabiranjem

brojeva A = 0011 i B = 0101 cifru po cifru, poĉevši od brojnog mjesta najmanje teţine, nastaje zbir

S1 = 0110 i prenos P1 = 0001. Pojava prenosa zahtijeva da se dobiveni zbir S1 sabere sa prenosom

P, s tim da se cifre prenosa pomaknu za jedno mjesto ulijevo, tj. prema brojnomu mjestu veće

teţine. Kako

se i tim sabiranjem dobio prenos P2, postupak treba nastaviti sve dok prenos ne postane jednak

nuli.

Kako bi se taj postupak skratio, potrebno je izvesti sklop koji bi mogao odmah prihvatiti

prenos sa niţega brojnog mjesta. To znaĉi daje potreban sklop s tri ulaza. Dva ulaza su za cifre

brojeva koji se sabiru i jedan za prenos. Pri sabiranju tri binarne cifre moţe nastati osam razliĉitih

A B P S

0 0 0 0

0 0 0 1

0 1 0 1

0 1 1 0


sluĉajeva (tablica 7.2.). Kako se pri sabiranju tri binarne cifre takoĊer moţe pojaviti prenos, to

znaĉi da sklop, osim izlaza S, mora imati i izlaz za novonastali prenos Pi. Takav se sklop, budući

da omogućuje brţe sabiranje višebitnih brojeva, naziva potpuni sklop za sabiranje ili kraće potpuni

sabiraĉ (engl. full-adder).

Tabela 7.2. Rezultati sabiranja tri Slika 7.2. Logička šema i simbol potpunog

jednobitna binarna broja sklopa za sabiranje

Potpuni sabiraĉ moguće je izvesti pomoću dva polusabiraĉa i sklopa ILI (slika 7.2.). Prvi

sklop sabire bitove A i B, a drugi dodaje njihovom zbiru bit prenosa (ulazni prenos). Kako pri

svakom sabiranju dvije binarne cifre moţe nastati novi prenos koristii se sklop ILI kako bi se

dobio jedan izlaz za novonastali prenos (izlazni prenos).

7.1.2. SABIRANJE VIŠEBITNITI BROJEVA

Za sabiranje višebitnih brojeva potrebno je meĊusobno spojiti onoliko potpunih sabiraĉa koliko

bitova imaju brojevi koji se sabiru. Sabiranje ĉetverobitnih brojeva moguće je spajanjem ĉetiri

potpuna sabiraĉa (slika 7.3.).

Slika 7.3. Sklop za sabiranje dva četverobitna broja

Mnogi proizvoĊaĉi digitalnih komponenata proizvode integralne sklopove za sabiranje.

Kao primjer moţe posluţiti sklop 7483A (slika 7.4.). To je ĉetverobitni sklop za paralelno

sabiranje. Izvodi A0 –A3 i B0 -B3 su ulazi za sabirke. S0-S3 su izlazi na kojima se dobije rezultat

sabiranja. C0 je ulaz za prenos, a C4 je izlaz prenosa. Istu funkciju obavlja integralno kolo

74LS283, odnosno 74HCT283. Spajanjem dva takva kola moguće je sabiranje dva osmobitna broja

(slika 7.5.).

Integralni sklop za sabiranje moţe posluţiti i za oduzimanje korištenjem 2-og

komplementa. Na ulaze A0-A3 dovodi se broj X (minuend) direktno, a na ulaze B0-B3 broj Y

Ulazi Izlazi

A B Pu S Pi

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1


(suptrahend) preko sklopova EX-ILI (slika 7.6.). Upravljaĉki signal S/D odreĊuje koja će se

operacija obaviti.

Ako je na ulazu S/D stanje 0, obavlja se sabiranje brojeva X i Y. Stanje 0 na ulazu S/D

omogućuje da na ulaze B0-B3 ĉetverobitnog potpunog sabiraĉa doĊe broj Y direktno kao jedan od

sabiraka. Stoga će se na izlazima S0-S3 dobiti zbir brojeva X i Y.

Slika 7.4. Simboli integriranih četverobitnih Slika 7.5. Šema spoja sklopova za sabiranje

Sklopova za sabiranje osambitnih brojeva

Ako je ulaz S/D u stanju 1, na izlazima sklopova EXILI dobije se invertirani (1-komplement) broja

B kojem se putem ulaza za prenos C0 dodaje 1. Na taj naĉin dobije se 2-komplement broja Y koji

sabran sa brojem X daje razliku brojeva X i Y.

Slika 7.6. Sklop za sabiranje i oduzimanje

Primjer 7.1.

Koje stanje na izlazima sklopa sa slike 7.6. ako su ulazi X=1010 i Y=0100 uz S/D=1?

Kako je na ulazu S/D stanje 1, sklop 7483A obavlja operaciju oduzimanja (na ulazu C0 je

stanje 1, a na ulazima B0-B3 komplement podatka Y).

U rezultatu se dobije prenos na brojno mjesto pete cifre koji se zanemaruje. To znaĉi da je

broj pozitivan binarni broj.


Primjer 7.2.

Koje stanje na izlazima sklopa sa slike 7.6. ako su ulazi X=0100 i Y=1010 uz S/D=1?

Kako je na ulazu S/D stanje 1, sklop 7483A obavlja operaciju oduzimanja (na ulazu C0 je

stanje 1, a na ulazima B0-B3 komplement podatka Y).

U rezultatu nema prenosa. To znaĉi da je rezultat negativan broj.

7.1.3. DIGITALNI KOMPARATOR

U digitalnim ureĊajima je ĉesta potreba za poreĊenjem iznosa dva digitalna podatka. Tu funkciju

obavlja digitalni komparator (engl. magnitude comparator).

Najjednostavniji je digitalni komparator jednobitnih podataka. Takav sklop mora imati dva ulaza za

podatke A i B koji se porede i tri izlaza. Aktivno stanje samo na jednom od tri izlaza upućuje na

odnos ulaznih veliĉina (tabela 7.3.).

Tabela 7.3. Tabela digitalnog Slika 7.7. Logička šema digitalnog jednobitnog

jednobitnog komparatora komparatora

Tabela stanja pokazuje da je izlaz A = B zapravo funkcija EXNILI ulaznih veliĉina A i B.

Izlazi A > B i A < B su mintermi istih ulaznih veliĉina. Na temelju toga lako se dolazi do logiĉke

šeme jednobitnog komparatora (slika 7.7.).

Paralelnim vezivanjem više jednobitnih komparatora moguće je poreĊenje dva višebitna podataka.

Integralni sklop 7485 primjer je ĉetverobitnog digitalnog komparatora (slika 7.8.). Izvodi A0-A3 i

B0-B3 su ulazi za bitove podataka koji se porede (engl. comparing inputs). Na tri izlaza (A < B, A

= B i A > B) dobije se podatak o odnosu veliĉina podataka A i B (tabela 7.4.). Osim tih izvoda,

sklop ima tri dodatna izvoda (IA<B, IA=B i IA>B) koji se nazivaju kaskadni ulazi (engl. cascading

inputs). Pomoću tih ulaza moţe se više sklopova 7485 povezati u sklop za poreĊenje višebitnih

podataka.

Slika 7.8. Simboli integralnog digitalnog komparatora 7485

Ulazi Izlazi

A B A>B A=B A<B

0 0 0 1 0

0 1 0 0 1

1 0 1 0 0

1 1 0 1 0


Primjer 7.3.

Izvedba 8-bitnog komparatora pomoću sklopova 7485.

Za izvedbu 8-bitnog komparatora potrebna su dva sklopa 7485. Na ulaze sklopa 7485/1

dovode se bitovi podatka manje teţine, a na ulaze sklopa 7485/2 bitovi podatka veće teţine.

Na kaskadnom ulazu IA=B prvog sklopa 7485 treba biti stanje 1, a na preostalim kaskadnim

ulazia toga sklopa stanje 0. Izlazi sklopa 7485/1 spajaju se na kaskadne ulaze sklopa

7485/2. Izazi drugog sklopa su ujedno i izazi 8-bitnog komparatora.

Tabela 7.4. Prikaz svojstava digitalnog komparatora7485

7.1.4. ARITMETIĈKO-LOGIĈKA JEDINICA

Sloţeni integralni sklopovi koji mogu obavljati više aritmetiĉkih i logiĉkih operacija sa dva

višebitna podatka nazivaju se aritmetiĉko-logiĉke jedinice, skraćeno ALU (engl. arithmetic-logic

unit). Pimjer aritmetiĉko-logiĉke jedinice je integralni sklop 74181 (slika 7.9.). Sklop se proizvodi

u nekoliko podskupina TTL i CMOS.

Ulazi podataka Kaskadni ulazi Izlazi

A3,B3 A2,B2 A1,B1 A0,B0 IA<B IA=B IA>B A<B A=B A>B

A3>B3 X X X X X X H L L

A3<B3 X X X X X X L H L

A3=B3 A2>B2 X X X X X H L L

A3=B3 A2<B2 X X X X X L H L

A3=B3 A2=B2 A1>B1 X X X X H L L

A3=B3 A2=B2 A1<B1 X X X X L H L

A3=B3 A2=B2 A1=B1 A0>B0 X X X H L L

A3=B3 A2=B2 A1=B1 A0<B0 X X X L H L

A3=B3 A2=B2 A1=B1 A0=B0 H L L H L L

A3=B3 A2=B2 A1=B1 A0=B0 L H L L H L

A3=B3 A2=B2 A1=B1 A0=B0 L L H L L H

A3=B3 A2=B2 A1=B1 A0=B0 X X H L L H

A3=B3 A2=B2 A1=B1 A0=B0 H H L L L L

A3=B3 A2=B2 A1=B1 A0=B0 L L L H H L


Slika 7.9. Simboli aritmetičko-logičke jedinice

Sklop 74181 obavlja razliĉite aritmetiĉke i logiĉke operacije sa dva ĉetverobitna podatka

koji se dovode na ulaze A i B. Rezultat je ĉetverobitni podatak koji se dobije na izlazima F. Vrstu

operacije odreĊuje stanje pet upravljaĉkih ulaza. Uz stanje M= 1 sklop obavija logiĉke operacije sa

svakim parom ulaznih bitova A i B. Uz stanje M = 0 sklop obavlja aritmetiĉke operacije. Koju

vrstu logiĉke ili aritmetiĉke operacije sklop obavlja, odreĊuje stanje upravljaĉkih ulaza S0-S3. Izlaz

A=B pokazuje kada su ulazni podaci jednaki.

Sklopove 74181 moguće je vezati u kaskadu kada je potrebno obaviti operacije sa

podacima većim od ĉetiri bita. Tada se ulaz Cn spaja s izlazom Cn+ 1 prethodnog sklopa (prenos sa

niţega brojnog mjesta na više). Izlazi G i P sluţe za brţe odreĊivanje konaĉnog prenosa uz pomoć

posebnih sklopova (74182) kad se meĊusobno spaja veći broj sklopova 74181. Svojstva sklopa

prikazana su tabelom 7.5. Aritmetiĉke operacije izraţene su pomoću 2-komplementa. Oznaka A*

znaĉi pomicanje svakog bita podatka prema sljedećem većemu teţinskomu mjestu.

Tabela 7.5. Prikaz svojstava aritmetičko-logičke jedinice 74181

Ulazi za odabir operacije M=H M=L

S3 S2 S1 S0 Logiĉke operacije Aritmetiĉke operacije Cn=H

L L L L A A

L L L H A + B A + B

L L H L A ∙ B A + B

L L H H 0 – 1

L H L L A ∙ B A + A ∙ B

L H L H B (A + B) + A ∙ B

L H H L A B A – B – 1

L H H H A ∙ B A ∙ B – 1

H L L L A + B A + A ∙ B

H L L H A + B

H L H L B A + B + A ∙ B

H L H H A ∙ B A ∙ B – 1

H H L L 1 A + A*

H H L H A + B A + B

H H H L A + B A + B

H H H H A A – 1 +


7.2. SKLOPOVI ZA KODIRANJE I DEKODIRANJE

7.2.1. KODER

Zadatak sklopova za kodiranje, kraće kodera

(engl. encoder), je da aktivni ulazni signal pretvori u

kodirani izlazni signal. To znaĉi da sklop za kodiranje

ima onoliko ulaza koliko podataka (npr. slova, cifara,

znakova ili naredbi) treba kodirati. Broj izlaza odgovara

broju bitova koda koji se primjenjuje (slika 7.10.). Broj

bitova koda, tj. broj izlaza N odeĊuje mogući broj ulaza

M. Koder s N izlaza moţe imati najviše M =2N

ulaza.

Ako se u nekom kodu ne koristi svih 2N mogućih

kombinacija, broj ulaza moţe biti i manji (npr.

BCD/dekadni koder).

Slika 7.10. Opšti prikaz kodera

Od M ulaza samo jedan moţe biti u aktivnom stanju u datom trenutku, npr. u stanju 1, dok

svi ostali ulazi tada moraju biti u stanju 0. Pri tome se na izlazima dobije odgovarajuća N-bitna

kombinacija. Kad se aktivira drugi ulaz, na izlazima se dobije nova N-bitna kombinacija.

Za kodiranje dekadnih cifara u BCD kod potreban je sklop s deset ulaza (za svaku cifru

jedan) i ĉetiri izlaza (ĉetverobitni kod). Kad je na ulazu A0 stanje 1, a na svim ostalim ulazima

stanje 0, na izlazima X je stanje 0000. Ako je na ulazu 4, stanje 1, onda je na izlazima X stanje

0001.

Ulazi Izlazi

A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 X3 X2 X1 X0

0 0 0 0 0 0 0 0 0 1 0 0 0 0

0 0 0 0 0 0 0 0 1 0 0 0 0 1

0 0 0 0 0 0 0 1 0 0 0 0 1 0

0 0 0 0 0 0 1 0 0 0 0 0 1 1

0 0 0 0 0 1 0 0 0 0 0 1 0 0

0 0 0 0 1 0 0 0 0 0 0 1 0 1

0 0 0 1 0 0 0 0 0 0 0 1 1 0

0 0 1 0 0 0 0 0 0 0 0 1 1 1

0 1 0 0 0 0 0 0 0 0 1 0 0 0

1 0 0 0 0 0 0 0 0 0 1 0 0 1

Tabela 7.6. Tabela stanja za kodiranje dekadnih cifara u BCD kodu (aktivan signal stanje 1)

Tabela stanja pokazuje da se sklop za kodiranje cifara dekadnog brojnog sistema moţe

izvesti pomoću 4 ILI kola s odgovarajućim brojem ulaza. Izlazi ILI kola ujedno su ulazi kodera

(slika 7.11.). To se moţe prikazati i logiĉkim jednaĉinama.


Slika 7.11. Logička šema kodera dekadnih

cifara u BCD kodu

Primjer 7.4. Napisati tabelu stanja za prikazani spoj NI kola

Tabela za prikazani sklop sa slike pokazuje da se koder za BCD kod moţe izvesti i sa NI

kolima. Takav koder razlikuje se od kodera sa ILI kolima po tome što je aktivni signal na

ulazu 0. To se moţe prikazati logiĉkim jednaĉinama:

Logiĉka šema kodera izvedena sa NI kolima

Ulazi Izlazi

A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 X3 X2 X1 X0

0 0 0 0 0 0 0 0 0 1 0 0 0 0

0 0 0 0 0 0 0 0 1 0 0 0 0 1

0 0 0 0 0 0 0 1 0 0 0 0 1 0

0 0 0 0 0 0 1 0 0 0 0 0 1 1

0 0 0 0 0 1 0 0 0 0 0 1 0 0

0 0 0 0 1 0 0 0 0 0 0 1 0 1

0 0 0 1 0 0 0 0 0 0 0 1 1 0

0 0 1 0 0 0 0 0 0 0 0 1 1 1

0 1 0 0 0 0 0 0 0 0 1 0 0 0

1 0 0 0 0 0 0 0 0 0 1 0 0 1

Tabela stanja za koder dekadnih cifara u BCD kodu pomoću NI kola


Integralno kolo 74147 primjer je integralne

izvedbe kodera. Simboli i tabela stanja

sklopa pokazuju da se radi o koderu kod

kojega je stanje 0 aktivni signal na ulazu.

Na ovomu sklopu moţe istovremeno biti na

više ulaza stanje 0. U tome sluĉaju prednost

(engl. priority) ima ulaz s većim indeksom.

Ako je npr. na ulazima I0 i I2 stanje 0, na

izlazima X 0 -X 3 bit će stanje koje odgovara

cifri 2, odnosno stanje odreĊeno stanjem 0

na ulazu I2..

Slika 7.12 Simboli integralnog kola 74147

Stoga se takav koder naziva BCD/dekadni koder s prioritetom (engl. decimal-to-BCD

priority encoder). Kako je aktivni signal na izlazu ovoga kodera stanje 0, na izlazu se dobija

invertovani BCD kod.

Ulazi Izlazi

I9 I8 I7 I6 I5 I4 I3 I2 I1 X3 X2 X1 X0 H H H H H H H H H H H H H H H H H H H H H L H H H L

H H H H H H H L X H H L H H H H H H H L X X H H L L H H H H H L X X X H L H L H H H H L X X X X H L H L H H H L X X X X X H L L H H H L X X X X X X H L L L

H L X X X X X X X L H H H L X X X X X X X X L H H L

Tabela 7.7. Tabela stanja integralnog kola 74147

Primjer 7.5. Nacrtati spoj integralnog kola 74147 u funkciji kodiranja cifara dekadnoga brojnog sistema s numeriĉke tastature.


Kad su sklopke iskljuĉene, na svim ulazima sklopa 74147 je stanje 1 (spoj na Ucc preko

otpornika R). Na svim izlazima sklopa 74147 je stanje 1. Kad se pritisne neka od tipki

tastature, na pripadajućem ulazu sklopa 74147 je stanje 0 pa se na izlazima X0-X3 dobije

odgovarajuća binarna kombinacija. Sklop ILI dodan je kako bi dao upravljaĉki signal

procesoru da prihvati kodirani podatak o cifri sa tastature kad se ţeli kodirati 0 kao cifra

dekadnog brojnog sistema. Bez upravljaĉkog signala bi kao podatak bilo prihvaćeno stanje

0000 koje se pojavljuje izmeĊu pojedinih aktiviranja tipke.

7.2.2. DEKODER

Zadaća sklopova za dekodiranje, kraće dekodera

(engl. decoder) suprotna je sklopovima za kodiranje. To znaĉi

da se na ulaze dovodi kodirani podatak, a na jednom od više

izlaza dobiva informacija o ulaznom podatku. Stoga broj

ulaza N odgovara broju bitova primijenjenoga koda, a broj

izlaza M broju kodiranih podataka koji se dekodiraju (slika

7.13.). MeĊutim, broj izlaza M ne moţe biti veći od broja 2N.

Slika 7.13. Opšti prikaz dekodera

Za dekodiranje binarnih informacija BCD koda dekoder mora imati ĉetiri ulaza

(ĉetverobitni kod) i deset izlaza (deset binarnih kombinacija koje treba dekodirati). Takav dekoder

naziva se BCD/dekadni dekoder.

DovoĊenjem zadane binarne kombinacije na ulaze A0-A N - 1 aktivira se samo jedan od

izlaza M. Aktivirani izlaz moţe biti stanje 1 ili stanje 0, što ovisi o izvedbi. Svi ostali izlazi su u

suprotnom stanju od aktiviranog. Promjenom ulaznog stanja aktivira se drugi izlaz.

Ako je aktivni signal na izlazu stanje 1, onda se logiĉka svojstva dekodera mogu prikazati

tabelom stanja 7.8. Tabela stanja pokazuje da se sklop za dekodiranje cifara dekadnog brojnog

sistema moţe izvesti s pomoću deset sklopova I s ĉetiri ulaza i ĉetiri invertora. Izlazi I sklopova

ujedno su izlazi dekodera (slika 7.14.). To se moţe prikazati logiĉkim jednadţbama:


Ulazi Izlazi

A3 A2 A1 A0 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

0 0 0 0 0 0 0 0 0 0 0 0 0 1

0 0 0 1 0 0 0 0 0 0 0 0 1 0

0 0 1 0 0 0 0 0 0 0 0 1 0 0

0 0 1 1 0 0 0 0 0 0 1 0 0 0

0 1 0 0 0 0 0 0 0 1 0 0 0 0

0 1 0 1 0 0 0 0 1 0 0 0 0 0

0 1 1 0 0 0 0 1 0 0 0 0 0 0

0 1 1 1 0 0 1 0 0 0 0 0 0 0

1 0 0 0 0 1 0 0 0 0 0 0 0 0

1 0 0 1 1 0 0 0 0 0 0 0 0 0

Tabela 7.8. Tabela stanja za dekoder dekadnih cifara u BCD kodu pomoću I kola

Slika 7.14. Logička šema BCD dekadnog dekodera

Primjer 7.6.

Napisati tabelu stanja za prikazani spoj NI kola.

Logiĉka šema dekodera izvedena sa NI kolima


Tabela stanja za prikazani sklop pokazuje da se dekoder za BCD kod moţe izvesti i sa NI kolima.

Takav dekoder razlikuje se od dekodera sa I kolima po tome stoje aktivni signal na izlazu stanje 0

Ulazi Izlazi A3 A2 A1 A0 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 1 1 1 1 1 1 1 0 1 1

0 0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 0 0 1 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 1 1

1 0 0 1 0 1 1 1 1 1 1 1 1 1

Tabela stanja za koder decimalnih cifara u BCD kodu pomoću NI kola

Slika 7.15. Primjena dekodera 7445 za dekodiranje stanja dekadnog brojača


U vjeţbi sa slike 7.15. pokazan je primjer primjene integralnog kola dekodera 7445 za

dekodiranje stanja dekadnoga brojaĉa. Svaka kombinacija na ulazu daje samo na jednom izlazu

(onomu koji odgovara binarnoj kombinaciji na ulazu) stanje 0. Svijetleća dioda spojena na taj izlaz

svijetli. Ostali izlazi su u stanju 1 pa njihove diode ne svijetle. (tabela 7.9.).

D C B A 9 8 7 6 5 4 3 2 1 0 Diode pokazuju 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 1 1 1 1 0 1 1 2 0 0 1 1 1 1 1 1 1 1 0 1 1 1 3

0 1 0 0 1 1 1 1 1 0 1 1 1 1 4 0 1 0 1 1 1 1 1 0 1 1 1 1 1 5 0 1 1 0 1 1 1 0 1 1 1 1 1 1 6 0 1 1 1 1 1 0 1 1 1 1 1 1 1 7 1 0 0 0 1 0 1 1 1 1 1 1 1 1 8 1 0 0 1 0 1 1 1 1 1 1 1 1 1 9

Tabela 7.9. Stanja izlaza dekodera

7.3. UPRAVLJAĈKI SKLOPOVI DISPLEJA

BCD-dekadni dekoder se moţe, uz pomoć svijetlećih dioda, primijeniti za praćenje stanja

dekadnog brojaĉa, kako je to prethodno pokazano. MeĊutim, u praksi se ĉesto zbog praktiĉnih

razloga zahtijeva mogućnost direktnog oĉitanja dekadnih cifara. U tu svrhu upotrebljavaju se

razliĉiti tipovi displeja (engl. indicator, display). Ovdje ćemo govoriti o 7-segmentnim displejima i

displejima s taĉkastom matricom te potrebnim upravljaĉkim sklopovima za rad takvih displeja.

7.3.1. 7 - SEGMENTNI DISPLEJI

7-segmentni displeji (engl. 7-segment indicator, 7-segment display) izraĊeni su od sedam

svijetlećih segmenata. Segmenti se aktiviraju binarnim signalima podataka. Prema tome koji su

segmenti aktivirani, na displeju se dobije jedna od cifara decimalnoga brojnog sistema (slika 7.16.).

U praksi se upotrebljava više razliĉitih tipova 7-segmentnih displeja. Najĉešći su displeji sa

svijetlećim diodama i displeji s teĉnim kristalom.

Slika 7.16. 7 – segmentni displej Slika 7.17. Spojevi svijetlećih dioda u

7 – segmentnom displeju


Na 7-segmentnom displeju sa svijetlećim diodama diode mogu biti spojene na dva naĉina

(slika 7.17.). Za displej u kojemu su katode spojene na zajedniĉku taĉku (engl. common-cathode

type), aktivan signal na ulazima a-g je stanje 1. Zajedniĉka elektroda, tj. katoda spaja se na

uzemljenu taĉku (minus pol izvora napajanja). Napon stanja 1 na aktiviranim izlazima tjera struju

kroz diode prema uzemljenoj taĉki i te diode svijetle.

Na displeju u spoju zajedniĉke anode (engl. com-mon-anode type) aktivni signal na

ulazima a-g je stanje 0. Zajedniĉka elektroda, tj. anoda spaja se na napon napajanja. Napon

napajanja tjera struju kroz one diode ĉije su katode na potencijalu koji odgovara stanju 0 i te diode

svijetle. Serijskim spajanjem dviju ili više dioda u jedan segment mogu se dobiti pokazivaĉi

potrebnih dimenzija. ProizvoĊaĉi digitalnih komponenata proizvode gotove 7-segmentne displeje

(slika 7.18.).

Slika 7.18. Primjer izvedbe 7 – segmentnog Slika 7.19. 7 – segmentni displej sa

displeja sa svjetlećim diodama tečnim kristalom

Slika 7.20. Pobuda segmenata displeja sa tekučnim kristalom

Displeji s teĉnim kristalom sastoje se od podloge kao zajedniĉke elektrode (engl. back-

plane) i sedam elektroda u obliku segmenata. IzmeĊu zajedniĉke elektrode i segmentnih elektroda

nalazi se teĉni kristal (slika 7.19.). Svjetlost koja pada na nepobuĊeni segment reflektira se pod

uglom od 180° i taj segment nije vidljiv. Svjetlost koja pada na pobuĊeni segment reflektira se u

svim smjerovima od kristala što ĉini segment vidljivim.

Za pobudu segmenata displeja s teĉnim kristalom potreban je izmjeniĉni napon iznosa 3-15

V i frekvencije 25-60 Hz. Pobuda istosmjernim naponom djeluje nepovoljno na teĉni kristal

(elektrolitsko razlaganje). Zajedniĉka elektroda i segmenti, s teĉnim kristalom izmeĊu, ĉine

zapravo kapacitivnost kojom teĉe u pobuĊenom stanju izmjeniĉna struja. Što je frekvencija niţa, i

struja je manja, a to znaĉi manji utrošak snage. No frekvencije niţe od 25 Hz nije moguće

primijeniti jer tada dolazi do primjetnog titranja svjetlosti displeja. U praktiĉnim izvedbama za

pobudu displeja s teĉnim kristalom upotrebljavaju se pravougaoni impulsi niske frekvencije koji se

protufazno (engl. out-of-phase) dovode na zajedniĉku elektrodu i segmente (slika 7.20.).


7.3.2. UPRAVLJANJE 7-SEGMENTIM DISPLEJIMA

Ako se ţeli ĉetverobitni numeriĉki podatak iz brojaĉa ili kakvoga drugog sklopa prikazati

pomoću 7-segmentnog displeja, potrebno je pretvoriti ga u sedmobitni podatak (slika 7.21.).

Sklopovi koji obavljaju tu funkciju nazivaju se BCD/7-segmentni dekoderi (engl. BCD-to 7-

segment decoder/driver) i proizvode se kao integrirani sklopovi u skupinama TTL i CMOS.

Unutar takvog sklopa dekodira se ĉetverobitni BCD kod s ulaza i zatim kodira u

sedmobitni kod potreban za upravljanje 7-segmentnim displejom. Primjeri BCD/7-segmentnog

dekodera su sklopovi 7447 i 7448. Sklop 7448 namijenjen upravljanju displeja u spoju zajedniĉkih

anoda, a sklop 7448 namijenjen je upravljanju displeja u spoju zajedniĉkih katoda (slika 7.22.).

Slika 7.21. Opšti prikaz spoja 7 – segmentnog Slika 7.22. Simboli integralnih kola

displeja dekadnog brojača 7447 i 7448

Osim ulaza za ĉetverobitni podatak A, B, C i D te izlaza za 7-segmentni displej a, b, c, d, e,

f i g, oba sklopa imaju još tri posebna izvoda. Pomoću izvoda LT moguće je ispitati ispravnost svih

segmenata displeja. Ulaz RBI sluţi za gašenje nepotrebnih nula u višecifrenim brojevima. Ako je

na tom ulazu stanje 0, uz ulaze A = B = C = D = 0 neće svijetliti nijedan segment.

Rezultat LT RBI D C B A BI/RBO a b c d e f g

0 H H L L L L H L L L L L L H

1 H X L L L H H H L L H H H H

2 H X L L H L H L L H L L H L

3 H X L L H H H L L L L H H L

4 H X L H L L H H L L H H L L

5 H X L H L H H L H L L H L L

6 H X L H H L H H H L L L L L

7 H X L H H H H L L L H H H H

8 H X H L L L H L L L L L L L

9 H X H L L H H L L L H H L L

H X H L H L H H H H L L H L

H X H L H H H H H L L H H L

H X H H L L H H L H H H L L

H X H H L H H L H H L H L L

H X H H H L H H H H L L L L

H X H H H H H H H H H H H H

BI X X X X X X L H H H H H H H

RBI H L L L L L L H H H H H H H

LT L X X X X X H L L L L L L L

L – stanje 0, H – stanje 1, X – bilo koje stanje

Tabela 7.10. Tabela stanja integralnog kola 7447


Ako je potrebno da nula svijetli, ulaz RBI mora biti u stanju 1. Izvod BI/RBO je ulaz i

izlaz. Kad je sklop u stanju gašenja nule, na tom izvodu dobije se stanje 0. Ako se na taj izvod

dovede stanje 0, sklop ne dopušta da svijetli bilo koji segment bez obzira na stanje na ulazima A-D

(tabela 7.10.).

U vjeţbi sa slike 7.23. pokazan je primjer primjene 7-segmentnog displeja za direktno

oĉitavanje dekadnoga brojaĉa. Generator impulsa prikljuĉen je na ulaz dekadnoga brojaĉa 7490.

Ĉetverobitni izlaz dekadnoga brojaĉa prilagoĊava se s pomoću BCD/7-segmentnog dekodera 7447

na sedmobitni ulaz 7-segmentnoga displeja. Uz ulaz LT u stanju 0 svi segmenti displeja svijetle bez

obzira na stanje izlaza brojaĉa QA-QB. Uz ulaz LT= 1 displej pokazuje stanje brojaĉa.

S

Slika 7.23. Spoj dekadnog brojača i 7 – segmentnog displeja

7.3.3. DISPLEJI SA TAĈKASTOM MATRICOM

Za prikazivanje brojeva, slova i

znakova upotrebljavaju se displeji s taĉkastom

matricom (engl. dot matrix display). Taĉkasta

matrica izvedena je od svijetlećih taĉaka koje

se aktiviraju binarnim signalima podatka.

Slika 7.24. Displej sa tačkastom matricom 5x7

Razliĉite kombinacije aktiviranih svijetlećih taĉaka prikazuju odgovarajuće slovo, cifru ili

znak. U praksi se upotrebljava više razliĉitih tipova displeja s taĉkastom matricom s obzirom na

izvedbu svijetlećih taĉkaka (svijetleće diode, teĉni kristal) i raster taĉkaste matrice. Kao primjer

razmotrit će se izvedba displeja s 5x7 taĉaka (slika 7.24.) u izvedbi sa svijetlećim diodama.

Svijetleće diode spojene su u matricu sa sedam redova i pet kolona. Spoj je moguće

ostvariti na dva naĉina. U prvom sluĉaju katode pet dioda su spojene zajedno u svakom redu, a


anode sedam dioda zajedno u svakoj koloni (slika 7.25a). U drugom sluĉaju anode pet dioda

spojene su zajedno u svakom redu, a katode sedam dioda zajedno u svakoj koloni (slika 7.25b).

Slovo, cifra ili znak ispisuje se red po red pri ĉemu se u svakom redu aktivira samo ona kolona u

kojoj dioda treba svijetliti.

a) b)

Slika 7.25. Spoj svijetlećih dioda displeja sa tačkastom matricom 5x7

Upravljaĉki sklop displeja s taĉkastom matricom sastoji se od generatora takt impulsa,

brojaĉa, dekodera i ROM memorije (slika 7.26.). Bitovi za aktiviranje kolona dovode se s izlaza

ROM memorije.

Slika 7.26. Šema sklopa za upravljanje displeja sa tačkastom matricom 5x7


Na ulaze ROM memorije (ulazi za adresiranje) dovodi se kodirani podatak (npr. u kodu

ASCII) D0-D6 i impulsi s izlaza brojaĉa QA-Qc koji omogućavaju da se na izlazima ROM memorije

O1-O5 dobiju signali za aktiviranje kolona. Istovremeno se impulsi s izlaza brojaĉa dovode na

dekoder koji svojim izlazima Y1-Y7 omogućuje aktiviranje dioda red po red u istom ritmu kako se

na izlazima ROM memorije mijenjaju bitovi za aktiviranje kolona. Sklopovi za upravljanje

displejima s taĉkastom matricom proizvode se u integriranim izvedbama. TakoĊer postoje izvedbe

displeja koje sadrţe cjelovite upravljaĉke sklopove.

U pokazanom primjeru, ako se radi o prikazu cifre 1, prvi takt impuls daje na izlazu brojaĉa

stanje 0001 koje samo na izlazu Y1 dekodera daje stanje 0 koje omogućava da svijetle diode prvoga

reda R 1 Istodobno ROM memorija na izlazima daje stanje 00100 koje dopušta da u tom redu

svijetli samo treća dioda (dioda u koloni C3). Drugi takt impuls daje na izlazu brojaĉa stanje 0010

koje samo na izlazu Y2 dekodera daje stanje 0 koje omogućava da svijetle diode drugog reda R2.

Istovremeno ROM memorija na izlazima daje stanje 01100 koje dopušta da u tom redu svijetle

druga i treća dioda (diode u koloni C2 i C3). Dakle, u ritmu impulsa na ulazu brojaĉa dekoder

omogućava aktiviranje svijetlećih dioda red po red, a izlazi iz ROM memorije odreĊuju koja će

dioda u tom redu stvarno svijetliti. Ispisivanje znaka ponavlja se dovoljno visokom frekvencijom

da daje dojam kako sve aktivirane diode stalno svijetle.

7.4. SKLOPOVI ZA SELEKTIRANJE I DISTRIBUCIJU DIGITALNIH PODATAKA

U ovom dijelu ćemo obraditi sklopove za selektiranje (odabir) i distribuciju (raspodjelu)

digitalnih podataka. To su selektor ili multipleksor i demultiplekser.

7.4.1. MULTIPLEKSER ILI SELEKTOR

Multiplekser ili selektor (engl. multiplexer, data selector, njem. Multiplexer) je sklop kojim

se odabire podatak s jednog od više ulaza i usmjerava (prenosi) na izlaz (slika 7.28.).

S kojeg ulaza će se odabrati podatak i prenijeti na izlaz ovisi o stanju posebnih ulaza za odabiranje

(adresiranje). Broj ulaza za podatke N ovisi o broju ulaza za odabiranje M:

N=2M

.

Slika 7.28. Opšti prikaz djelovanja Slika 7.29. Logička šema multipleksera

multipleksera


a) b) c)

Slika 7.30. Integralno kolo 74153: a)pojednostavljena šema, b)standarni simbol, c)IEC simbol

Na slici 7.29. prikazana je logiĉka šema multipleksera sa ĉetiri ulaza D0-D3 U tom sluĉaju

multiplekser treba imati dva ulaza za odabiranje podataka. Podatci s ulaza dovode se na sklopove I.

Koji sklop I će prenijeti podatak s ulaza na izlaz preko sklopa ILI, ovisi o kombinaciji na ulazima

za odabiranje podatka S0 i S1 .To se moţe prikazati i tabelom stanja (tabela 7.11.).

ProizvoĊaĉi digitalnih komponenata proizvode veći broj integriranih izvedbi multipleksera.

Kao primjer moţe se navesti sklop 74153. Taj sklop sadrţi dva multipleksera s ĉetiri ulaza. Ulazi

za odabiranje podataka zajedniĉki su za oba multipleksera i oznaĉeni su sa

S0 i S1, kod nekih proizvoĊaĉa s A i B (slika 7.30.). Ulazi za podatke oznaĉeni su s D0-D3 ili

s C0-C3. Osim toga, sklop ima za svaki multiplekser poseban upravljaĉki ulaz oznaĉen s E ili G.

Stanje 0 na ulazu E omogućava normalan rad multipleksera, a stanje 1 daje na izlazu Y stanje 0 bez

obzira na stanje ulaza S i D (tabela 1.7.).

Tabela 7.11. Tabela stanja multipleksera Tabela 7.12. Tabela stanja integralnog

sa četiri ulaza kola 74153

U vjeţbi sa slike 7.31. pokazan je primjer upotrebe multipleksera. Sklop 7493 je brojaĉ od

00 do 11 (dekadno 0-3) koje na ulazima za odabiranje A i B multipleksera 74153 omogućuje redom

prenos podataka s ulaza 1C3-1C0 na izlaz 1Y. Vremenski dijagram napona pokazuje da

multiplekser u ovom sluĉaju pretvara paralelni digitalni signal s ulaza 1C3-1C1 u serijski na izlazu

1Y. U primjeru sa slike taj podatak je 1101. Sklopkama D3-D0 moguće je na ulaze multipleksera

postaviti bilo koji drugi ĉetverobitni podatak.

Ulazi za odabir Izlaz

L – stanje 0

H – stanje 1

X – bilo koje stanje

D0-D3 – stanja na ulazima

E S1 S0 Y

S1 S0 Y H X X L

0 0 D0 L 0 0 D0

0 1 D1 L 0 1 D1

1 0 D2 L 1 0 D2

1 1 D3 L 1 1 D3


Slika 7.31. Primjer upotrebe multipleksera

7.4.2. DEMULTIPLEKSER

Demultiplekser (engl. demultiplexer, data distributor, njem. Demultiplexer) obavlja

funkciju suprotnu multipleksera. To je sklop s kojim se podatak s jednog ulaza (E) prenosi na jedan

od više izlaza (Y1-YN-1,). Na koji izlaz će se podatak usmjeriti ovisi o stanju ulaza za adresiranje

(A0-AM-1). Broj izlaza za podatke N ovisi o broju ulaza za adresiranje M:

N=2M

Slika 7.32. Opšti prikaz djelovanja Slika 7.33. Logička šema demultipleksera

demultipleksera s četiri izlaza


Na slici 7.33. prikazana je logiĉka šema demultipleksera s ĉetiri izlaza. Podaci s ulaza E

dovode se na ulaze I kola. Broj I kola odgovara broju izlaza. Na koji izlaz će se podatak prenijeti

ovisi o kombinaciji na ulazu A0-AN-1. Djelovanje sklopa moţe se prikazati tabelom stanja (tabela

7.13.).

Tabela 7.13. Tabela stanja demultipleksera sa četiri izlaza

Logiĉka šema i tabela stanja pokazuju da se demultiplekser moţe primijeniti i za

dekodiranje. Ulazi A0 i A1 su u tom sluĉaju ulazi za binarni podatak koji treba dekodirati. Ulaz E

je upravljaĉki ulaz kojim se omogućuje ili zabranjuje rad dekodera. Takva mogućnost upotrebe

razlog je da se u tvorniĉkim podacima proizvoĊaĉa takav sklop naziva dekoder/demultiplekser.

Kao primjer integrirane izvedbe moţe se navesti sklop 74139.

Integrirani sklop 74139 sadrţava u jednom kućištu dva ista dekodera/demultipleksera s ĉetiri

izlaza (slika 7.34.). Logiĉka šema tog dekodera/demultipleksera (slika 7.35.) razlikuje se od

osnovne šeme sa slike 7.33. Sklopovi NI u izlaznom dijelu uzrok su invertovanom podatku na

izlazima. Dvostruki invertori na ulazima za adresiranje omogućuju manje opterećenje izlaza

prethodnog sklopa. Isto vrijedi i za ulaz E.

a) b)

Slika 7.34. Integralno kolo 74139; a)standardni Slika 7.35. Logička šema dekodera/

simbol, b) IEC simbol demultipleksera 74139

Tabela 7.14. Tabela stanja demultipleksera 74139

Ulazi Izlazi

E A1 A0 Y3 Y2 Y1 Y0

0 X X 0 0 0 0

1 0 0 0 0 0 1

1 0 1 0 0 1 0

1 1 0 0 1 0 0

1 1 1 1 0 0 0

Ulazi Izlazi

E A1 A0 Y3 Y2 Y1 Y0

H X X H H H H

L L L H H H L

L L H H H L H

L H L H L H H

L H H L H H H


7.4.3. PARITETNI SKLOP

Za siguran prenos kodiranih podataka u digitalnim sistemima vrlo ĉesto se koristi metoda

pariteta. Svakoj binarnoj kombinaciji, kojom se prikazuje podatak, dodaje se tzv. paritetni bit kako

bi ukupan broj jedinica bio uvijek paran (metoda parnog broja jedinica) ili neparan (metoda

neparnog broja jedinica). Paritetni sklop koristi se kao generator i ispitivaĉ pariteta pri prenosu

digitalnih signala.

Na mjestu odakle se odašilje digitalni signal paritetni sklop djeluje kao generator paritetnog

bita. Sklop ispituje broj jedinica u podatku i generiše paritetni bit. Ako ĉetverobitni podatak ima

parni broj jedinica, generator pariteta na izlazu daje stanje 0. Ako podatak sadrţi neparan broj

jedinica, generator pariteta daje na izlazu stanje 1. Time se postiţe da je ukupni broj jedinica po-

datka i paritetnog bita uvijek paran (slika 7.36.).

Slika 7.36. Primjena paritetnog sklopa

Na mjestu gdje se prima digitalni signal paritetni sklop provjerava broj jedinica u

kombinaciji podatka i paritetnog bita. Ako ispitivaĉ pariteta primi kombinaciju podatka i paritetnog

bita s parnim brojem jedinica, izlaz paritetnog sklopa bit će u stanju 0. To znaĉi da je prenos

podatka obavljen bez pogreške (metoda parnog broja jedinica). Ako ispitivaĉ pariteta ustanovi

neparan broj jedinica na ulazima, dat će na svom izlazu stanje 1 i time signalizirati pogrešku. To

znaĉi da je pri prenosu došlo do promjene jednog bita u podatku.

Paritetni sklop moţe se izvesti s pomoću sklopova EXILI (slika 7.37.). Kad je zbir jedinica

na ulazima A-E paran, sklop na izlazu P daje stanje 0. Kad je zbroj jedinica na ulazima A-E

neparan, sklop na izlazu P daje stanje 1. Sklop se moţe primijeniti za kontrolu prenosa metodom

parnog i neparnog broja jedinica.

Slika 7.37. Logička šema i tabelarni prikaz osobina peterobitnog paritetnog sklopa

Sklop 74280 primjer je integrirane izvedbe paritetnoga sklopa. To je devetobitni paritetni

sklop koji se proizvodi u razliĉitim podskupinama TTL i CMOS. Sklop ima dva izlaza. Izlaz SE

biće u stanju 1 kad je zbroj jedinica na ulazima A-I paran broj. Ako je zbroj jedinica na ulazima A-

Broj ulaza A-E u

stanju 1

P Prenos podataka

paran 0 bez greške

neparan 1 sa greškom


I neparan, na izlazu S bit će stanje 0. Izlaz S0 je komplementaran izlazu SE pa je na njemu stanje

suprotno stanju na izlazu SE.

Slika 7.38. Simbol i tabelarni prikaz osobina sklopa 74280

Primjer 7.7. Spoj 5-bitnog paritetnoga sklopa za nadzor prijenosa 4-bitnoga podatka metodom

neparnoga broja jedinica

Ako ĉetverobitni podatak ima paran broj jedinica, generator pariteta dat će na izlazu P

stanje 1. Ako podatak sadrţi neparan broj jedinica, sklop će na izlazu dati stanje 0. Na taj

naĉin postiţe se da je na liniji za prenos neparan broj jedinica.

Kad ispitivaĉ pariteta primi kombinaciju podatka i paritetnog bita s neparnim brojem

jedinica, izlaz P bit će u stanju 1 što znaĉi da je prenos bez pogreške. U sluĉaju promjene

jednog bita podatka, nastale pri prenosu, ispitivaĉ pariteta imat će na ulazima paran broj

jedinica pa će na izlazu P stanjem 0 signalizirati pogrešku.

7.5. PROGRAMIBILNE LOGIĈKE KOMPONENTE

Programibilne logiĉke komponente (engl. programmable logic device, skraćeno PLD) su

sloţeni integrirani logiĉki sklopovi koji sadrţe veliki broj, dijelom meĊusobno povezanih,

standardnih digitalnih sklopova (osnovni logiĉki sklopovi, multipleksori, demultiplekseri, bistabili i

registri). Dio veza izmeĊu pojedinih sklopova moguće je programirati, sliĉno programibilnim ROM

memorijama.

Broj ulaza A-H u stanju 1 SE SO

paran (even) H L

neparan (odd) L H


7.5.1. PROGRAMIBILNO LOGIĈKO POLJE

Osnovni dijelovi svake programibilne logiĉke komponente su dva programibilna polja

logiĉkih kola, polje I kola i polje ILI kola (slika 7.39.). Svako polje sastoji se od logiĉkih I kola,

odnosno ILI kola i osiguraĉa kojima se ostvaruju veze izmeĊu ulaza i izlaza logiĉkih kola (matrica

dekodera i matrica kodera). Potrebna veza izmeĊu ulaza i izlaza logiĉkoga sklopa ostvaruje se

programiranjem prema ţeljenoj logiĉkoj operaciji. Postupak programiranja ĉini ostavljanje

osiguraĉa kad je pripadajuća veza ulaza i izlaza potrebna, odnosno pregaranjem osiguraĉa kad veza

nije potrebna.

Slika 7.39. Principijelna šema programibilne Slika 7.40. Pojednostavljena šema programibilne

logičke komponente logičke komponente

Na slici 7.39. prikazana je šema jednostavne programibilne logiĉke komponente koja ima

samo dva ulaza, ĉetiri I kola u matrici dekodera i dva ILI kola u matrici kodera, tj. dva izlaza.

Stvarne programibilne logiĉke komponente sadrţe znatno veći broj unutarnjih logiĉkih kola, veći

broj ulaza i izlaza i meĊusobnih veza. Logiĉke šeme takvih sklopova, zbog velikoga broja kola I,

ILI te ulaznih i izlaznih vodova, bile bi nepregledne. Zbog toga se logiĉke šeme programibilnih

logiĉkih komponenata crtaju pojednostavnjeno, tako da se svi unutarnji ulazni vodovi kola I i ILI

prikazuju jednom ulaznom linijom prekriţenom kosom crtom i brojem koji oznaĉava stvarni broj

linija (slika 7.40.).

U programibilnim logiĉkim komponentama moguće je programirati oba polja ili samo

jedno. Prema tome koje se polje programira, programibilne logiĉke komponente dijele se na:

PLA (od engl. Programmable Logic Array) - programiraju se oba polja

PAL (od engl. Programmable Array Logic) - programira se polje I kola (matrica dekodera).


Osim spomenutih programibilnih logiĉkih komponenata, danas se preteţno upotrebljavaju

one koje se mogu programirati više puta. Za takve komponente upotrebljava se naziv GAL

(skraćeno od engl. naziva generic array logic).

Za navedene programibilne logiĉke komponente ĉesto se u struĉnoj literaturi moţe naći

zajedniĉki naziv SPLD (skraćenica od engl. Simple Programmable Logic Device). To su relativno,

kako im i naziv kaţe, jednostavne komponente kojima se zamjenjuje upotreba manjega broja

sklopova srednjega stepena integracije. Sloţenije programibilne komponente koje odgovaraju spoju

većega broja jednostavnih programibilnih logiĉkih komponenata (SPLD) nazivaju se sloţene

programibilne logiĉke komponente (engl. Complex Programmable Logic Devices, skraćeno

CPLD). Veze izmeĊu pojedinih blokova programibilnih logiĉkih komponenata ostvarene su

pomoću prekidaĉke matrice (engl. switch matrix) koja se moţe programirati.

Posebnu skupinu programibilnih logiĉkih komponenata, koja ima sve veću upotrebu, ĉine

sklopovi s nazivom FPGA (skraćeno od engl. Field Programmable Gate Array). Takav sklop sastoji

se od velikoga broja blokova logiĉkih kola i bistabila koji su okruţeni blokovima ulazno-izlaznih

logiĉkih kola. MeĊusobna veza izmeĊu logiĉkih i ulazno-izlaznih blokova ostvaruje se

programiranjem unutrašnjih veza.

Primjer 7.8.

Šema isprogramirane programibilne logiĉke komponente s dva ulaza i dva izlaza za

obavljanje logiĉke operacije prema tabeli stanja

B A X0 X2

0 0 0 1

0 1 1 0

1 0 1 0

1 1 0 1

Iz tabele stanja moguće je doći do algebarskih

izraza:

Prema njima je moguće isprogramirati

programibilnu logiĉku komponentu prema

slici.


7.5.2. PROGRAMIBILNE LOGIĈKE KOMPONENTE PAL

Slika 7.41. Blok šema programibilne logičke komponente PAL

PAL se sastoji iz programibilnog polja I (matrica dekodera), polja ILI u stalnom spoju

(matrica kodera) i izlaznih logiĉkih sklopova slika 7.41. Tipiĉni broj ulaza m iznosi 8 ili više. Broj

izlaza n je manji ili jednak broju m. Neki od izlaznih izvoda mogu se programiranjem

upotrebljavati kao izlazni ili kao ulazni. U tom sluĉaju oznaĉavaju se sa I/O.

Izlazni logiĉki sklopovi mogu biti izvedeni na razliĉite naĉine. Kod nekih sklopova izlaz je

sklop sa tri stanja slika 7.42a na kojem aktivni signal moţe biti jedinica ili nula. Kod druge vrste

izlaznih logiĉkih sklopova slika 7.42b izlazni izvod s tri stanja moţe se upotrijebiti kao izlaz, ulaz

ili se signal s izlaza moţe povratnom vezom dovesti na ulaze I polja. Kod treće vrste izlaznih

logiĉkih sklopova slika 7.42c moţe se programirati polaritet izlaza (aktivni signal stanje 1 ili stanje

0) pomoću programibilnog ulaza PO sklopa iskljuĉivo ILI. Ako se osiguraĉ na ulazu PO sklopa

iskljuĉivo ILI ostavi ĉitavim (ulaz sklopa u stanju 0), njegov izlaz bit će jednak stanju na drugom

ulazu. Ako je osiguraĉ na ulazu PO programiranjem pregorio (ulaz u stanju 1), tada će na izlazu

sklopa iskljuĉivo ILI biti uvijek stanje suprotno od stanja na drugom ulazu

.

Slika 7.42. Vrste izlaznih logičkih sklopova kod programibilnih logičkih komponenata PAL

Programibilne logiĉke komponente PAL proizvode se u razliĉitim izvedbama. Osnovne

karakteristike prepoznatljive su u oznaci. Osnovni dijelovi oznake su: slova PAL, broj koji

oznaĉava koliko ima ulaza, slovo koje oznaĉava tip izlaza te broj koji oznaĉava koliko ima izlaza.

Slova koja oznaĉavaju tip izlaza mogu biti: H (na izlazu aktivno stanje 1, odnosno visoka naponska


nivo H), L (na izlazu aktivno stanje 0, odnosno niska naponska nivo) ili P ( izlaz s programibilnim

polaritetom).

Dodatnim dijelovima oznake mogu se oznaĉiti brzina rada, tip kućišta i temperaturno

podruĉje. Primjer komponente PAL, ĉija je blok-šema prikazana na slici 7.43., ima osam stalnih

ulaza, dva stalna izlaza i šest izvoda koji mogu biti ulazi i izlazi. To daje mogućnost za ukupno

šesnaest ulaza, odnosno osam izlaza. Aktivni signal na izlazu je 0 (niski naponski nivo L).

Slika 7.43. Blok šema programibilne logičke komponente PAL16LB

7.5.3. PROGRAMIBILNE LOGIĈKE KOMPONENTE GAL

GAL se, sliĉno sklopovima PAL, sastoji od programibilnog polja I (matrica dekodera),

polja ILI u stalnom spoju (matrica kodera) i programibilnih izlaznih sklopova koji se nazivaju

izlazne logiĉke makroćelije (engl. Output Logic MacroCells, skraćeno OLMC). Tipiĉni broj ulaza

m i izlaza n iznosi 8 ili više. Izlazni izvodi mogu se programiranjem upotrebljavati kao izlazni ili

kao ulazni i oznaĉavaju se sa I/O (slika 7.44.).

Slika 7.44. Blok šema programibilne logičke komponente PAL16LB

Sklopovi GAL razlikuju se od sklopova PAL po tome što se polje I kola moţe elektriĉki

reprogramirati. Veze izmeĊu ulaznih linija i ulaza I kola, umjesto osiguraĉima, ostvaruju se

programibilnim MOS ćelijama (slika 7.45.).


Slika 7.45. Programibilno polje Slika 7.46. Izlazna logička

logičkih kola I makroćelija

Izlazne logiĉke makroćelije (OLMC) sastoje se od bistabila i dva multipleksera (slika

7.46.). Bistabil je pozitivnom ivicom okidani D-bistabil. Stanjem 0 na asinhronom ulazu AR

bistabil se postavlja u stanje 0 neovisno o takt impulsima na ulazu CLK. Stanje 1 na sinhronom

ulazu SP postavlja bistabil u stanje 1 na uzlaznu ivicu takt impulsa. Ako je programibilni ulaz E

izlaznog sklopa sa tri stanja u stanju 0, na njegovom izlazu je stanje visoke impedanse pa tada

izvod I/O sluţi kao ulaz. Da bi izvod I/O sluţio kao izlaz, programibilni ulaz E izlaznoga sklopa sa

tri stanja mora biti u stanju 1. Izlazne logiĉke makroćelije (OLMC) mogu biti programirane za

kombinacijski naĉin rada (engl. combinational mode) ili za registarski naĉin rada (engl. registered

mode). Pri svakom od ovih naĉina programiranja izlazne logiĉke makroćelije, izlaz I/O moţe biti

aktivan signal 0, odnosno 1.

Ako su ulazi S2 multipleksera MUX1 i ulaz S multipleksera MUX2 u stanju 1, izlazna

logiĉka makroćelija programirana je za kombinacijski naĉin rada. Tada multiplekser prenosi na

izlaz signal sa ulaza koji je povezan sa ILI kolom. Koji će nivo signala na izlazu biti aktivan, ovisi

o stanju na ulazu S1 multipleksora MUX1. Ako je taj ulaz u stanju 0, tada je na izlazu I/O aktivni

signal stanje 0 jer izlazni sklop s tri stanja invertuje stanje s izlaza ILI kola koje se do izlaza prenosi

multiplekserom MUX1. Ako je ulaz S1 u stanju 1, tada je na izlazu aktivan signal stanje 1.

Za registarski naĉin rada izlazne logiĉke makroćelije ulaz S2 multipleksera MUX1 i ulaz S

multipleksera MUX2 moraju biti u stanju 0. Tada multiplekser MUXl prenosi na izlaz signal sa

bistabila. O logiĉkom stanju na ulazu S1 multpleksora MUX2 ovisi koji će logiĉki nivo signala biti

aktivan na izlazu I/O. Ako je S1 = 0, na izlaz se prenosi signal sa Q izlaza bistabila koji se invertira

na izlaznom sklopu s tri stanja pa je na izlazu aktivni signal stanje 0. Kad je S1=1, na izlaz se

prenosi komplement signala iz bistabila (izlaz Q) koji invertiran izlaznim sklopom s tri stanja daje

na izlazu kao aktivan signal stanje 1.


Primjer izvedbe programibilne logiĉke komponente GAL je sklop GAL22V10, ĉija je blok

šema prikazana na slici 7.47. Sklop ima dvanaest stalnih ulaza i deset izvoda koji mogu biti ulazi i

izlazi. To daje mogućnost za ukupno dvadeset i dva ulaza, odnosno deset izlaza. Jedan od stalnih

ulaza, ulaz I11/CLK, ujedno je ulaz za takt impulse bistabila u izlaznoj logiĉkoj makroćeliji. Polje

ILI kola, spojeno na izlaze programibilnog I polja, ima po dva ILI kola sa osam, deset, dvanaest,

ĉetrnaest i šesnaest ulaza.

Slika 7.47. Blok šema programibilne logičke komponente GAL22V10

Na slici 7.48. prikazano je jedno od deset programibilnih I polja, polje s deset I kola. Od

deset I kola jedan sluţi za dobivanje signala za asinhrono postavljanje bistabila u stanje 0 u svim

izlaznim logiĉkim makroćelijama (ulaz AR). Drugim I kolom dobije se potrebni signal za

upravljanje izlaznim sklopovima s tri stanja. Svako I kolo ima 44 ulazne linije, što ukupno ĉini 440

programibilnih ćelija toga programibilnog polja. S preostalim poljima, koja se nastavljaju na ovo

polje, ukupni broj programibilnih ćelija sklopa GAL22V10 iznosi 5808.

Slika 7.48. Organizacija programibilnog polja logičkog kola I GAL22V10 (detalj)

ProizvoĊaĉi digitalnih komponenata proizvode veliki broj razliĉitih tipova programibilnih

logiĉkih komponenata GAL. Osnovne karakteristike prepoznatljive su u oznaci. Osnovni dijelovi


oznake jesu: slova GAL, broj koji oznaĉava koliko ima ulaza, slovo koje oznaĉava tip izlaza te broj

koji oznaĉava koliko ima izlaza.

ISP komponente (skraćenica od engl. in system programmable) programibilne su

komponente koje se mogu programirati i kada su već postavljene na štampanu ploĉu nekoga

digitalnog ureĊaja. Osnovna njihova prednost pred standardnim programibilnim komponentama

jest što je na taj naĉin moguće mijenjati logiĉku shemu sklopa bez vaĊenja programibilne

komponente sa štampane ploĉice.

Primjer takve programibilne komponente je sklop ispGAL22V10, proizvod firme Lattice

Semi-conductor Corporation (slika 7.49.). To je komponenta jednaka po svojstvima prije

spomenutoj GAL22V10. Razlikuje se od nje po dodatnim logiĉkim sklopovima koji omogućuju

programiranje unutar ureĊaja.

Slika 7.49. Programibilna logička komponenta ispGAL22V10


8. MEMORIJE

8.1. MEMORIJE SA DIREKTNIM PRISTUPOM (RAM)

SVOJSTVA I KARAKTERISTIĈNE VELIĈINE RAM MEMORIJA

STATIĈKE MEMORIJE

MEĐUSOBNO SPAJANJE MEMORIJSKIH SKLOPOVA

STALNE MEMORIJE

DINAMIĈKE MEMORIJE

OSVJEŢIVANJE PODATAKA DINAMIĈKE MEMORIJE

MAGNETOOTPORNE MEMORIJE

FEROELEKTRIĈNE MEMORIJE

SEKVENCIJALNE MEMORIJE

8.2. ROM MEMORIJE

VRSTE I OSOBINE ROM MEMORIJA

FABRIĈKI PROGRAMIBILNI ROM

PROGRAMIBILNE ROM MEMORIJE - PROM

IZBRISIVE PROGRAMIBILNE ROM MEMORIJE – EPROM

ELEKTRIĈKI IZBRISIVE PROGRAMIBILNE ROM MEMORIJE – EEPROM

FLEŠ MEMORIJE

Jedna od bitnih osobina digitalnih ureĊaja i njihova prednost pred analognim jest sposobnost

pamćenja velikog broja podataka bez ograniĉenja u trajanju. To svojstvo ĉini digitalne ureĊaje

primjenljivim u svim podruĉjima tehnike. Dio digitalnog ureĊaja u koji se smiještaju podaci naziva se

memorija (engl. memory) ili spremnik (engl. storage). Memorija moţe biti unutrašnja ili vanjska.

Unutrašnja memorija je radna (operativna) memorija u koju su smješteni podaci i instrukcije

za obradu podataka za vrijeme trajanja obrade. Za unutrašnje memorije karakteristiĉna je velika

brzina rada, ograniĉen kapacitet (ukupan broj bitova koji se u memoriju moţe smjestiti) i relativno

visoka cijena po bitu kapaciteta. Unutrašnje memorije, koje se preteţno upotrebljavaju su

poluprovodniĉki sklopovi, i to će biti glavni predmet razmatranja ovog poglavlja. Uz njih se spominje i

najnoviji tip memorija koje za pamćenje binarnih podataka koriste magnetska svojstva materijala.

Prema naĉinu korištenja unutrašnje memorije mogu biti takve da se u njih moţe upisati

podatak bez ograniĉenja na pristupaĉan i brz naĉin i iz njih isto tako proĉitati upisani podatak. To su

upisno-ispisne memorije (engl. read/write memory, skraćeno RWM). Druga grupa memorijskih

sklopova su ispisne memorije ili memorije sa stalnim sadrţajem (engl. read only memory, skraćeno

ROM). Ima ih nekoliko vrsta s obzirom na naĉin i mogućnosti upisa podatka. Opće im je zajedniĉko

svojstvo ograniĉenje s obzirom na broj i naĉin upisa podatka, dok pri ĉitanju podataka iz njih nema

ograniĉenja.

Vanjske memorije upotrebljavaju se za duţe ili kraće ĉuvanje velikog broja ulaznih i

obraĊenih podataka. Svojstvo vanjskih memorija je velik kapacitet i relativno niska cijena po bitu

zapamćenog podatka. Podaci se prije upotrebe prebacuju iz vanjske memorije u unutrašnju. Kao

vanjske memorije upotrebljavaju se magnetski i optiĉki mediji (magnetski diskovi i diskete, optiĉki

diskovi). Kako se tu radi o vrlo sloţenom sistemu elektromehaniĉkih dijelova i elektroniĉkih sklopova

za upravljanje, vanjske memorije nisu predmet razmatranja.

Na osnovu poluprovodniĉke tehnologije realizacije memorije mogu biti bipolarne (engl.

bipolar memory) i unipolarne ili MOS memorije (engl. unipolar memory, MOS memory).

Osnovni elementi bipolarnih memorija su bipolarni tranzistori. U toj grupi proizvode se

memorijski sklopovi u skupinama TTL i ECL. Za memorijske sklopove tih skupina najvaţnija

svojstvo je velika brzina rada. MeĊutim, što je veća brzina rada, ostala svojstva su nepovoljnija. Veći

je utrošak snage, niţi kapacitet, niţa imunost na smetnje i veća cijena po bitu kapaciteta. Memorijama

s unipolarnim tranzistorima (skupine NMOS i CMOS) brzine rada su niţe, ali su povoljnija ostala

svojstva. Veći je kapacitet i imunost na smetnje, niţi utrošak snage i cijena po bitu kapaciteta.


8.1. MEMORIJE SA DIREKTNIM PRISTUPOM (RAM)

8.1.1. SVOJSTVA I KARAKTERISTIĈNE VELIĈINE RAM MEMORIJA

Memorije su digitalni sklopovi koji se sastoje od odreĊenog broja memorijskih ćelija (engl.

memory cell). Svaka memorijska ćelija moţe zapamtiti jednu digitalnu cifru, tj. jedan bit. Ukupni

broj bitova koji se moţe smjestiti u neki memorijski sklop jest kapacitet memorije (engl. capacity,).

Veći kapaciteti memorija izraţavaju se u kilobitima (skraćeno Kb, gdje je 1 Kb = 210

= 1024

bitova) i megabitima (skraćeno Mb, gdje je 1 Mb = 220

= 1048576 bitova).

Više bitova ĉini memorijsku rijeĉ (engl. memory word). Rijeĉ koja se sastoji od osam

bitova naziva se bajt (engl. byte, skraćeno B).

Memorijske ćelije mogu biti unutar memorijskog sklopa meĊusobno povezane tako da se u

njih moţe smjestiti memorijska rijeĉ. Kapacitet takvih memorija moţe se izraziti proizvodom broja

rijeĉi i broja bitova u rijeĉi. Ako se broj rijeĉi oznaĉi s M i broj bitova u rijeĉi s K, onda se

kapacitet memorije moţe izraziti kao M·K bitova.

Primjer 8.1.

Kako se moţe oznaĉiti kapacitet memorije u koju se moţe smjestiti 512 rijeĉi koje se

sastoje od 8 bitova?

Kapacitet memorije je 512·8 bitova = 4 096 b = 4 Kb.

Svaka rijeĉ podatka spremljena u memoriju ima svoje mjesto (lokaciju). Broj kojim se to

mjesto oznaĉava pri upisivanju ili ĉitanju naziva se adresa (engl. address). Stoga svaki memorijski

sklop, osim izvoda za ulaze I i izlaze O (najĉešće s tri stanja) podatka, mora imati i ulaze za adresu

A slika 8.1. Pri upisivanju mora se na ulaze za podatak dovesti binarna kombinacija podatka i na

ulaze za adresu binarna kombinacija adrese. Broj bitova adrese N zavisi od broja rijeĉi M koji se

moţe smjestiti u memoriju:

M = 2N .

Slika 8.1. Opšti prikaz memorije

Primjer 8.2.

Koliko adresnih ulaza mora imati memorija kapaciteta od 512 ĉetverobitnih rijeĉi?

Memorija kapaciteta 512 rijeĉi (bez obzira na broj bitova u rijeĉi) mora imati 9 adresnih

ulaza jer je 512 = 29. Najniţa adresa takve memorije je 000000000, a najviša 11111111.


Pri opisivanju adresa i sadrţaja memorija velikog kapaciteta i s rijeĉima većeg broja bitova

upotrebljava se, zbog veće preglednosti, heksadecimalni sistem.

Primjer 8.3.

Koju binarnu kombinaciju treba dovesti na ulaze za adresiranje memorije A0-A7 ako se

sadrţaj D6 ţeli smjestiti u lokaciju AF?

Na adresne ulaze memorije treba dovesti binarnu kombinaciju 10101111, jer je AF16 =

1010 11112 pri ĉemu je A0 = 1, A1 = 1, A2 = 1, A3 = 1, A4 = 0, A5 = 1, A6 = 0 i A7 = 1.

Operacija upisivanja (engl. write operation) je postupak kojim se rijeĉ podatka smiješta na

odreĊeno mjesto (adresu) memorije. Obrnuti postupak kojim se rijeĉ podatka s odreĊenog mjesta u

memoriji dovodi na izlazne izvode memorije, naziva se operacija ĉitanja (engl. read operation).

Zbog toga RAM memorije imaju poseban upravljaĉki ulaz kojim se odreĊuje koja će se operacija s

podatkom obavljati. To je ulaz ĉitaj/piši (oznaka R/W od engl. read/write input). Obiĉno je

operacija ĉitanja moguća kad je taj ulaz u stanju 1, a operacija upisivanja pri stanju 0. Dosta ĉesto

se za taj ulaz upotrebljava oznaka WE (od engl. write enable).

Slika 8.2. Djelovanje memorije sa direktnim pristupom

Osim spomenutih ulaza memorijski sklopovi imaju dodatni upravljaĉki ulaz kojim se moţe

potpuno sprijeĉiti pristup sklopu. Taj ulaz oznaĉava se ME (od engl. memory enable), CS (od engl.

chip select) ili CE (od engl. chip enable). Jedno stanje na tom ulazu (npr. stanje 0) omogućava

normalan rad memorijskog sklopa (ĉitanje i upisivanje), a suprotno stanje (u ovom primjeru 1) one-

mogućava pristup memoriji. Tada je stanje izlaza neovisno o stanju adresnih ulaza i na pripadajućoj

adresi smještenih podataka. To je najĉešće stanje visoke izlazne impedanse. Radi smanjenja broja

izvoda, pojedini tipovi memorija proizvode se sa zajedniĉkim izvodom za ulaz i izlaz podatka.

Vjeţba na slici 8.2. pokazuje upis i ĉitanje podataka 0016, 1116, 3316, 7716, FF16, EE16, CC16

i 8816 u memoriju na adrese 00016-00716. Bitovi za adresiranje memorije dobiju se u ovom primjeru

iz brojaĉa 7493. Brojaĉe se upravlja pojedinaĉnim impulsima CP. Podaci koji se upisuju u


memoriju u ovom su primjeru izlazna stanja dva pomjeraĉka registra 74195 spojena u Johnsonov

brojaĉ. Upis podataka u memoriju moguć je uz stanja ulaza CS = 1 i WE = 1. Uz CS = 1 i WE = 1

moguće je ĉitanje podataka upisanih u memoriju. Stanja brojaĉa i ulaza, odnosno izlaza

memorijskog sklopa nakon svakog impulsa CP prikazana su u tabeli 8.1.

Upravljaĉki

ulazi

Izlazi brojaĉa Ulazi memorije Izlazi memorije

CS WE QD QC QB D7 D6 D5 D4 D3 D2 D1 D0 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

0 X X X X X X X X X X X X 0 0 0 0 0 0 0 0

1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

1 1 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0

1 1 0 1 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0

1 1 0 1 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0

1 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0

1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0

1 1 1 1 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0

1 1 1 1 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0

1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1

1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1

1 0 0 1 1 0 0 0 0 0 0 0 0 0 1 1 1 0 1 1 1

1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

1 0 1 0 1 0 0 0 0 0 0 0 0 1 1 1 0 1 1 1 0

1 0 1 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0

1 0 1 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0

Tabela 8.1. Tabelarni prikaz upisa i čitanja podataka u memoriju

Nakon kapaciteta, najvaţniji podaci za memorijske sklopove jesu podaci koji govore o

brzini rada. Osnovni podatak koji upućuje na brzinu rada memorijskih sklopova je vrijeme

potrebno da bi se rijeĉ podatka proĉitala. To vrijeme naziva se vrijeme pristupa (oznaka tACC od

engl. access time). To je vrijeme od trenutka kad se na adresne ulaze dovede binarni signal koji

oznaĉava adresu do trenutka kad se traţeni podatak pojavi na izlazu memorije.

RAM memorije najĉešće su takve izvedbe da adresa mjesta u kojemu je smještena rijeĉ

podatka nema uticaja na brzinu ĉitanja i upisivanja podatka. To znaĉi da je vrijeme pristupa

jednako za svaku adresu. Takve memorije nazivaju se memorije sa direktnim pristupom (engl.

random access memory, skraćeno RAM).

Poluprovodniĉki memorijski sklopovi s direktnim pristupom koji se danas upotrebljavaju

mogu se svrstati u dvije osnovne skupine. Jedna skupina su statiĉke memorije (engl. static random

access memory, skraćeno SRAM). Druga skupina su dinamiĉke memorije (engl. dynamic access

memory, skraćeno DRAM).

Osnovni memorijski element (memorijska ćelija) statiĉkih memorija je bistabil. Za statiĉke

memorije karakteristiĉno je da će podatak ostati saĉuvan u memoriji za sve vrijeme u kojem je

sklop prikljuĉen na napon napajanja. Memorijska ćelija dinamiĉkih memorija je parazitna

kapacitivnost. Binarni podatak unosi se punjenjem i praţnjenjem kapacitivnosti. Podatak saĉuvan u

takvu memoriju sa vremenom se gubi i nuţno ga je periodiĉno obnavljati ili osvjeţivati (engl.

refresh).

Sklopovi statiĉkih memorija jednostavniji su za upotrebu, ali su manjeg kapaciteta u

usporedbi sa dinamiĉkim. Kapaciteti pojedinaĉnih sklopova statiĉkih memorija dostiţu iznose od


128 Mb. Dinamiĉke memorije su znatno većega kapaciteta (do 1 Gb), ali zahtijevaju sloţene

popratne sklopove za osvjeţivanje podataka.

Odnedavno se pojavljuju na trţištu memorije pod nazivom magnetootporne memorije sa

direktnim pristupom (engl. magnetoresistive random access memory, skraćeno MRAM) i

feroelektriĉne memorije s direktnim pritupom (engl. feroelectrical random access memory,

skraćeno FeRAM ili FRAM). Neke njihove osobine su znatno bolje od osobina statiĉkih i

dinamiĉkih memorija. Kapacitet im već sada dostiţe 16, odnosno 64 Mb, a na njihovu razvoju radi

veći broj proizvoĊaĉa. Prema tome moţe se oĉekivati da će one s vremenom imati sve veću

primjenu.

8.1.2. STATIĈKE MEMORIJE

Na slici 8.3. prikazana je šema memorijske ćelije u izvedbi sa CMOS tranzistorima.

Tranzistori Tr1-Tr4 ĉine bistabil. Tranzistori Tr5-Tr7 i Tr6-Tr8 su prekidaĉi za pristup memorijskoj

ćeliji kojima se upravlja signalom s voda za odabir reda (ulaz X) i odabir kolone (ulaz Y). Ulaz b

spojen je na vod za podatak. Da bi se bit podatka mogao u odabranu ćeliju upisati ili iz nje

proĉitati, potrebno je da se istovremeno na njezinim vodovima za odabir reda i odabir kolone

pojavi stanje 1. To omogućava ukljuĉivanje prekidaĉa za odabir reda i prekidaĉa za odabir kolone a

time i pristup do bistabila.

Slika 8.3. Bistabil memorijske ćelije u izvedbi sa CMOS tranzistorima

Slika 8.4. Organizacija memorijske matrice


Memorijske ćelije meĊusobno se povezuju u memorijskom sklopu u niz redova i kolona.

Skup svih memorijskih ćelija ĉini memorijsku matricu. Na slici 8.4. prikazana je memorijska

matrica kapaciteta 16 jednobitnih rijeĉi. Sklop za dekodiranje adrese, upravljaĉki sklopovi i

pojaĉala za upis i ĉitanje ispušteni su. Od svih bistabila biće aktiviran samo onaj bistabil kojem su

istovremeno pobuĊeni i vod reda i vod kolone.

Prikazani bistabili ĉine ravan jednog bita iste teţine. Memorijski sklopovi mogu imati samo

jednu ravan (sklopovi kapaciteta M·1 bit) ili više ravni, tj. onoliko koliko bitova ima rijeĉ koja se

moţe smjestiti u memoriju (sklopovi kapaciteta M·K bitova).

Slika 8.5. Logička šema memorije sa više ravnina memorijske matrice (16·K bitova)

Logiĉka šema sklopa s više memorijskih ravni prikazana je na slici 8.5. Dio signala adrese

dekodira se u dekoderu adrese reda (engl. row address decoder), a dio u dekoderu adrese kolone

(engl. column address decoder). Aktivirani će biti svi bistabili kojima su istovremeno pobuĊeni vod

reda i vod kolone, dakle u svakoj ravni po jedan bistabil.

ProizvoĊaĉi digitalnih komponenata proizvode vrlo veliki broj razliĉitih memorijskih

sklopova. U današnje vrijeme to su praktiĉki iskljuĉivo memorije s unipolarnim tranzistorima ĉiji

kapaciteti dostiţu vrijednosti 128 Mb. Sklop 2114 primjer je statiĉke memorije s direktnim

pristupom iz skupine NMOS. To je 4096-bitna memorija s organizacijom 1024·4 i izlazom s tri

stanja (slika 8.6.).

Slika 8.6. Logička šema memorije 2114


Tipiĉni za tu memoriju su zajedniĉki izvodi za ulaz i izlaz podataka I/O. Ulazi A0-A9 su

ulazi za adresu. WE je upravljaĉki ulaz kojim se dopušta upis podatka u memoriju stanjem 0. Kad

je na tom ulazu stanje 1, moguće je samo ĉitanje upisanoga podatka. Ulaz CS (od engl. chip select)

je upravljaĉki ulaz za dopuštanje pristupa memoriji stanjem 0. Kad je na tomu ulazu stanje 1, nije

moguć ni upis ni ĉitanje podatka

8.1.3. MEĐUSOBNO SPAJANJE MEMORIJSKIH SKLOPOVA

Ako se u memoriju izvedenu pomoću memorijskog sklopa kapaciteta 1024· 4 bita ţeli

smjestiti više od 1024 ĉetverobitnih rijeĉi potrebno je povezati odgovarajući broj sklopova tako da

se meĊusobno poveţu izvodi I/O, WE i A0-A9 svih sklopova. Ulazi CS koriste se kao dodatni

adresni ulazi. Dodatni bit adrese dobije se iz dekodera (primjer 8.4.).

Primjer 8.4.

Logiĉka šema spoja sklopova 2114 koja omogućava kapacitet memorije 2K·4 bita

Za memoriju kapaciteta 2K·4 bita potrebna su dva sklopa 2114. Ukupni kapacitet memorije

je 8192 bita.

Ako se pomoću memorijskoga sklopa kapaciteta 1024· 4 bita ţeli ostvariti memorija u koju

treba smjestiti podatke s rijeĉi većom od 4 bita, potrebno je povezati odgovarajući broj sklopova

tako da se meĊusobno povezu izvodi WE, CS i A0-A9 svih sklopova (primjer 8.5.)


Primjer 2.5.

Logiĉka šema spoja sklopova 2114 koja omogućava kapacitet memorije 1K·8 bita

Za memoriju kapaciteta 1K·8 bita potrebna su dva sklopa 2114. Ukupni kapacitet memorije

je 8192 bita.


8.1.4. STALNE MEMORIJE

Prethodno opisane poluprovodniĉke RAM memorije zahtijevaju neprekidno napajanje

elektriĉnom energijom kako bi se saĉuvao u njih upisan podatak. Takve memorije nazivaju se

nepostojane memorije (engl. volatile memory). Pri gubitku napona napajanja gubi se podatak

saĉuvan u memoriji. Memorije u kojima se podatak moţe saĉuvati i bez stalno prisutnog napona

napajanja nazivaju se postojane memorije (engl. nonvolatile memory).

ProizvoĊaĉi poluprovodniĉkih memorijskih komponenata proizvode danas znatan broj

memorija koje su u mogućnosti zadrţati smješteni podatak i nakon gubitka napona napajanja

dobivenog iz mreţe. Današnje CMOS statiĉke memorije s direktnim pristupom mogu zadrţati

podatak i uz smanjeni napon napajanja. Najniţi napon napajanja uz koji memorija zadrţava

podatak jest napon zadrţavanja UDR (engl. VDR od data retention voltage) i iznosi oko 2 V. Za

vrijeme rada memorije sa sniţenim naponom napajanja (engl. data retention mode) nisu moguće

operacije ĉitanja i pisanja. Zbog toga se kaţe da je memorija u stanju mirovanja (engl. standbay

mode). Za vrijeme mirovanja utrošak snage memorijskog sklopa bitno je smanjen. Dok je u

normalnom reţimu rada struja napajanja ICC reda veliĉine nekoliko desetaka mA, u stanju

mirovanja je nekoliko desetaka puta manja. To znaĉi da se u razdoblju mirovanja memorija moţe

napajati iz pomoćnog baterijskog izvora (engl. Battery Backup System). U tu svrhu se danas koriste

litijske baterije.

Uz baterijski izvor napajanja potreban je upravljaĉki sklop koji nadgleda iznos napona

napajanja UCC dobivenog iz mreţe. Kad taj napon padne ispod odreĊenog nivoa(engl. write

protection voltage, VWP) upravljaĉki sklop dovodi memoriju u stanje mirovanja i prebacuje

napajanje memorije s izvora UCC na pomoćno baterijsko napajanje UB preko posebnog izvoda VCC0.

Pri povratku iznosa napona napajanja iz izvora UCC na propisani nivo upravljaĉki sklop vraća

memoriju u normalni reţim rada. Na slici 8.7. pokazan je spoj memorije i upravljaĉkoga sklopa na

koji se mogu spojiti dva pomoćna baterijska izvora. Unutrašnji prekidaĉ spaja na memoriju onaj

izvor koji je manje ispraţnjen.

Slika 8.7. Primjer napajanja statičke memorije iz baterijskog izvora

Korak dalje u razvoju stalnih poluprovodniĉkih memorija su sklopovi koji u istom kućištu

sadrţe memoriju, upravljaĉki sklop i litijsku bateriju, a u posljednje vrijeme i punjaĉ za bateriju.

Oĉekivano ĉuvanje podatka tih memorija je duţe od 10 godina. UgraĊeni baterijski izvor odpojen

je od upravljaĉkog sklopa i memorije do njezinoga prvog prikljuĉenja na napon napajanja. Na taj

naĉin baterija se ne troši dok komponenta nije ugraĊena u ureĊaj i prikljuĉena na napon napajanja.

Kako bi se smanjio utrošak snage memorijskih sklopova razvijene su memorije s radnim naponom


niţim od 5 V, tipiĉno 3,3 V. Najnovije vrste stalnih memorija su magnetootporne (MRAM) i

feroelektriĉne (FeRAM), koje su detaljnije opisane nakon opisa dinamiĉkih memorija.

8.1.5. DINAMIĈKE MEMORIJE

Memorijsku ćeliju dinamiĉkih memorija ĉini kapacitivnost C (slika 8.8.). Nabijena

kapacitivnost predstavlja bit 1, izbijena kapacitivnost bit 0. Da bi se u ćeliju upisao ili iz nje

proĉitao bit podatka, potrebno je ukljuĉiti odgovarajući par tranzistora vezan za pripadni vod reda i

vod kolone. Ako se radi o memorijskoj ćeliji C01, onda se to postiţe dovoĊenjem u stanje 1 voda za

red I0 i voda za kolonu Y1. Pri upisu podatka napon s voda bita b će pomoću ukljuĉenih tranzistora

nabiti ili izbiti kapacitivnost C01. Pri ĉitanju podatka napon s kapacitivnosti pojaviće se na vodu

bita. Pojaĉalom za ĉitanje detektirat će se stanje na vodu bita.

Slika 8.8. Memorijska matrica dinamičke memorije

Na dugaĉki vod bita prikljuĉen je veliki broj vodova redova, pa on ima relativno visoku

kapacitivnost na koji se raspodjeljuje naelektrisanje s memorijske kapacitivnosti. Zbog toga dolazi

do smanjenja napona na memorijskoj kapacitivnost ispod potrebnog iznosa. Kako se podatak iz

memorije ne bi izgubio, potrebno ga je nakon ĉitanja odmah ponovno upisati (slika 8.9.).

a) b)

Slika 8.9. Čitanje i obnavljanje podatka pri čitanju


Uz stanje 1 na ulazima X i Y za aktiviranje redova, odnosno kolona i ulazu R/W(dozvola

ĉitanja) te stanju 0 na ulazu Ref pojavljuje se podatak 1 s nabijene kapacitivnosti na izlazu snaţnog

sklopa za ĉitanje OB. Nakon ĉitanja, stanje ulaza Ref mijenja se sa 0 na 1 (obnavljanje proĉitanoga

podatka). Podatak s izlaza O puni kapacitivnost preko snaţnog sklopa za osveţavanje RB.

Budući da je kapacitet dinamiĉkih memorija vrlo velik, nastaje potreba za velikim brojem

adresnih ulaza memorijskih sklopova. Otprije je poznato da se, adresni dekoder, sa N adresnih

ulaza moţe adresirati 2N memorijskih lokacija. Primjenom multipleksiranja adresnih bitova (engl.

address multiplexing) moguće je s N adresnih ulaza adresirati 22N

memorijskih lokacija. Na taj

naĉin moguće je ostvariti memoriju istoga broja adresnih bitova, odnosno istoga kapaciteta sa upola

manjim brojem adresnih ulaza, odnosno prikljuĉaka.

Primjer takve memorije je sklop 2118 (slika 8.10.). Radi se o memoriji kapaciteta 16K·1

bit. Umjesto inaĉe potrebnih 14 adresnih ulaza, taj sklop, zahvaljujući primjeni multipleksiranja

adrese, ima svega 7 adresnih ulaza tako da se ĉitav sklop moţe smjestiti u dvolinijsko kućište sa

šesnaest izvoda. Pomoću vanjskog multipleksera na sedam ulaznih izvoda za adresu dovodi se prvo

sedam najmanje vaţnih bitova adrese (A0-A6) koji se upišu u adresni registar redova (engl. row

address register). Nakon toga se na iste izvode dovedu preostali bitovi adrese (A7-A13) koji se upišu

u adresni registar kolona (engl. column address register).

Prikazana memorija ima memorijsku matricu od 128·128 memorijskih ćelija. To znaĉi da

se u nju moţe smjestiti 16384 jednobitnih podataka. Upravljaĉki signal za odabir adrese reda (engl.

row address strobe, skraćeno RAS) na ulazu RAS' omogućava stanjem 0 upis prvog dijela adrese u

adresni registar redova. Tom adresom se pomoću dekodera redova odabire jedan od 128 redova u

memorijskoj matrici.

Upravljaĉki signal za odabir adrese kolone (engl. column address strobe, skraćeno CAS) sa

stanjem 0 na ulazu CAS' omogućava upis adrese u adresni registar kolona. Dekoder adrese kolone

odabire jednu od 128 memorijskih ćelija u prethodno odabranom redu. U tu ćeliju se upisuje ili iz

nje ĉita bit podatka. Ako je ulaz R/W u stanju 0, podatak se upisuje u memoriju. Uz stanje 1 na

istom ulazu podatak se moţe proĉitati.

Slika 8.10. Logička šema memorije 2118


Na slici 8.11. prikazan je spoj memorijskog sklopa 2118 s procesorom putem

multipleksera. Simbolom prikazani multiplekser sadrţi zapravo sedam istih multipleksera koji

mogu odabrati podatak (adresu za memoriju) s jednog od dva ulaza i proslijediti ga na izlaz. Kad je

upravljaĉki ulaz S multipleksera u stanju 0, tada multiplekseri prosljeĊuju na adresne ulaze me-

morije bitove adrese A0-A6. Kad je upravljaĉki ulaz multipleksera u stanju 1, na adresnim ulazima

memorije su bitovi adrese A7-A13.

Slika 8.11. Spoj memorijskog sklopa Slika 8.12. Primjeri izvedbi memorijskih

sa procesorom sklopova DRAM

Iako primjena multipleksiranja usporava rad memorije, taj se postupak koristi jer

omogućava znatno smanjenje broja izvoda integralnih kola što je vaţno pri izradi velikih

memorijskih jedinica kada na štampanu ploĉu treba smjestiti velik broj memorijskih sklopova

velikoga kapaciteta.

8.1.6. OSVJEŢIVANJE PODATAKA DINAMIĈKE MEMORIJE

S obzirom na mali kapacitet memorijskog kondenzatora C i neizbjeţno gubljenje

naelektrisanja, s vremenom se njegovo naelektrisanje smanjuje i u jednom trenutku bi došlo do

gubitka zapisanog podatka. Da bi se to sprijeĉilo, potrebno je u redovitim vremenskim razmacima

oĉitavati i osvjeţavati (engl. refresh) sadrţaj memorijskih ćelija. Za svaku pojedinu ćeliju to je

potrebno uĉiniti pribliţno svakih 2 ms (oznaka tREF od engl. refresh time interval).

Kako se radi o velikom broju ćelija, sadrţaj dinamiĉkih memorija osvjeţava se tako da se

istovremeno obnavlja sadrţaj svih ćelija jednog reda. Pri osvjeţivanju podatka potrebno je osigurati

da ne doĊe do meĊusobno neusklaĊenog djelovanja impulsa adrese iz brojaĉa i impulsa adrese iz

mikroprocesora za vrijeme odvijanja operacije ĉitanja/pisanja. U tu svrhu proizvoĊaĉi digitalnih

komponenata proizvode upravljaĉke sklopove za postupak osvjeţavanja podatka u dinamiĉkim

memorijama (engl. DRAM controller). Primjer takvog sklopa za rad sa 16K·1 memorijama

prikazan je na slici 8.13.

Ulazi Izlazi

REFE RE

H X adresa za osvjeţavanje podataka iz unutrašnjeg brojaĉa

L H adresa reda A0-6 iz mikroprocesora

L L adresa kolone A7-13 iz mikroprocesora

Tabela 8.2. Tabelarni prikaz djelovanja upravljaškog sklopa za osvježavanje podatka dinamičke memorije


Slika 8.13. Spoj upravljačkog sklopa za osvježivanje podataka i dinamičke memorije

Prikazani sklop ima 14-bitni ulaz za adresu iz mikroprocesora. Multiplekserom se adresa iz

upravljaĉkog sklopa dovodi na 7-bitni ulaz dinamiĉke memorije. Izvodi REFE (od engl. refresh

enable) i RE (od engl. row enable) upravljaĉki su ulazi kojima se omogućava postupak

osvjeţivanja podatka ili postupak ĉitanja/pisanja memorije. Izvod CP je ulaz za takt impulse

brojaĉa kad sklop obavlja postupak osvjeţivanja podatka.

8.1.7. MAGNETOOTPORNE MEMORIJE

Memorijska ćelija magnetootporne memorije s direktnim pristupom (MRAM) bazira se na

pojedinaĉnom CMOS tranzistoru i magnetskom tunelskom sloju (engl. magnetic tunnel junction,

skraćeno MTJ). Magnetski tunelski sloj, debljine 3-6nm, sastoji se od sloja izolacijskog materijala

smještenog izmeĊu dvije elektrode. Jedna elektroda je od tvrdoga feromagnetnog materijala koji

daje magnetno polje stalnoga smjera. Drugi sloj je od mekog feromagnetnog materijala koji se

moţe magnetizirati tako da daje polje s jednim od dva moguća smjera. O meĊusobnu odnosu

smjerova dvaju magnetskih polja ovisi iznos otpora sloja izmeĊu feromagnetnih elektroda (slika

8.14.).

Slika 8.14. Struktura memorijske ćelije magnetootporne memorije


Podatak se upisuje strujama (prolaze vodom bita i vodom rijeĉi za upis) koje magnetski

polariziraju elektrodu mekog feromagnetnog materijala (slika 8.15.a). Tranzistor ostaje pri upisu

podatka nevodljiv. Kad su oba feromagnetna sloja iste polarizacije, magnetski tunelski sloj je u

stanju malog otpora što znaĉi stanje 0. Veliki otpor magnetskog tunelskog sloja nastaje pri

razliĉitoj magnetskoj polarizaciji feromagnetnih elektroda što znaĉi stanje 1. Magnetski tunelski

sloj ostaje u postavljenom magnetskom stanju sve dok se ne upiše novi podatak.

Pri ĉitanju upisanoga podatka (slika 8.15.b) signal ĉitanja šalje se kroz vodove rijeĉi za

ĉitanje. Njome se pripadni tranzistori dovode u stanje voĊenja. Struja vodljivoga tranzistora IS kad

prolazi kroz mali otpor magnetskoga tunelskog sloja, znaĉi bit 0, a kad prolazi kroz veliki otpor

magnetskog tunelskog sloja, znaĉi bit 1.

Slika 8.15. Upis i čitanje podatka iz memorijske ćelije magnetootporne memorije

S obzirom na to da struja teĉe kroz memorijsku ćeliju samo za vrijeme postupka upisa ili

ĉitanja podatka vidljivo je da se radi o vrsti stalne memorije, tj. memorije kod koje je pamćenje

podatka neovisno o napajanju.

Tehnologija izrade memorijskih ćelija magnetootpornih memorija omogućava izvedbe

memorijskih sklopova velikog kapaciteta po jedinici površine i velike brzine rada ĉije vrijeme

pristupa iznosi 15 do 25 nanosekundi.

Primjer izvedbe magnetootporne memorije je sklop MRA2A16A (Freescale Semiconductor). To je

memorija kapaciteta 4Mb (256K·16 bita) smještena u kućište sa 44 izvoda (slika 8.16.),

namijenjena za rad s malim naponom napajanja (3,3V). Izvodi A0-A17 su izvodi za adresiranje.

Izvodi DQL0-DQL7 i DQU8 –DQU15 su ulazno/izlazni izvodi za bite podataka. Svaki od te grupe

izvoda, koji ĉine jedan bajt podatka, ima posebni upravljaĉki ulaz LB, odnosno UB što omogućava

odvojeni upis i ĉitanje svakoga bajta. To omogućava upotrebu memorije i u organizaciji 512K·8

bita. Preostala tri upravljaĉka ulaza CE, WE i OE dopuštaju pristup sklopu, upis podatka i ĉitanje

podatka. Izvodi UDD i USS su izvodi za napon napajanja (+ 3,3 V i spoj na masu).


Slika 8.16. Simbol i kućišta magnetootporne memorije MRA2A16A i fotoelektrične memorije FM22L16

8.1.8. FEROELEKTRIĈNE MEMORIJE

Memorijska ćelija feroelektriĉne memorije s direktnim pristupom (FeRAM ili FRAM)

podsjeća na memorijsku ćeliju dinamiĉke memorije s direktnim pristupom (DRAM) s tim što je

dielektriĉni sloj zamijenjen tankim slojem feroelektriĉnog materijala (slika 8.17.). Kako

feroelektriĉni sloj pamti djelovanje elektriĉnog polja i nakon prestanka njegovog djelovanja, u

feroelektriĉnoj memoriji ne dolazi do gubitka podatka zbog izbijanja kapacitivnosti pa nema

potrebe njegovog obnavljanja.

Slika 8.17. Struktura i električna šema memorijske ćelije feroelektrične memorije

Na slici 8.18.a prikazana je kristalna struktura feroelektriĉnog sloja. Radi se o olovnom

cirkonatu (PbZrO3) ili olovnom titanatu (PbTiO3). Pod uticajem napona U prikljuĉenog izmeĊu

voda bita B i zajedniĉkog voda P atom cirkonija, odnosno titana pomijera se u jednom od dva

moguća smjera i stvara pozitivno ili negativno naelektrisanje feroelektriĉnog sloja kojim je

pridijeljeno znaĉenje bita 0, odnosno bita 1. Poloţaj atoma Zr/Ti, odnosno naelektrisanje

feroelektriĉnog sloja ne mijenja se nakon prestanka djelovanja napona UBP. Grafiĉki prikaz

zavisnosti naelektrisanjea Q feroelektriĉnog sloja o naponu UBP je kriva histereze (slika 8.18.b).

Pri upisu bita 0, uz aktiviran pripadni vod rijeĉi W, mijenja se napon UBP: 0(V)→

UDD(V)→ 0(V). To uzrokuje nabijanje feroelektriĉnog sloja naelektrisanjeem Q0 (slika 8.19a). Pri

upisu bita 1 mijenja se napon UBP: 0(V)→-U(V)→0(V). To uzrokuje promjenu naelektrisanjea

feroelektriĉnog sloja na iznos -Ql (slika 8.19b).

Pri ĉitanju bita 0, uz aktiviran pripadni vod rijeĉi W, mijenja se napon UBP: 0(V) →UDD(V)

→ 0(V) što uzrokuje malu promjenu naelektrisanjea ∆Q0 što na vodu bita daje malu struju koju

pojaĉavaĉ registruje kao stanje 0 (slika 8.20a). Pri ĉitanju bita 1 ista promjena napona U uzrokuje

promjenu naelektrisanja feroelektriĉnog sloja A Q1 Ta promjena naelektrisanja uzrokuje struju na

vodu bita koju pojaĉalo registruje kao stanje 1 (slika 8.20b). Iz prikaza se vidi da nakon ĉitanja bita


1 u memorijskoj ćeliji ostaje zapisano stanje 0 pa je nakon ĉitanja potrebno podatak ponovno

upisati u ćeliju.

Primjer realizacije feroelektriĉne memorije je memorijski sklop FM22L16 (Ramtrori). To

je memorija kapaciteta 4Mb (256K·l6 bita) smještena u kućište s 44 izvoda, namijenjena za rad s

malim naponom napajanja (3,3V). Raspored izvoda i njihova namjena identiĉni su

magnetootpornoj memoriji MRA2A16A (slika 8.16).

Slika 8.18. Kristalna struktura i osobine feroelektričnog sloja

Slika 8.19. Upis podatka u ćeliju feromagnetske memorije

Slika 8.20. Čitanje podatka u ćeliju feromagnetske memorije


SRAM DRAM MRAM FeRAM Fleš*

Brzina ĉitanja vrlo velika srednja velika velika velika

Brzina pisanja vrlo velika srednja velika srednja mala

Postojanost ne ne** da da** da

Osvjeţavanje podataka ne da ne ne ne

Veliĉina ćelije velika mala mala srednja mala

Niski napon napajanja da da da da da

* – Naknadno će biti obraĊeno u poglavlju 2.2.

* – destruktivno ĉitanje, potreban ponovni upis nakon ĉitanja

Tabela 8.3. Osobine RAM memorija

8.1.9. SEKVENCIJALNE MEMORIJE

U poluprovodniĉkim memorijama sa sekvencijalnim pristupom za ĉuvanje podataka koriste

se pomjeraĉki registri. Na slici 8.21. prikazana je logiĉka šema sekvencijalne memorije koja se

sastoji od m n-bitnih pomjeraĉkih registara. Broj n oznaĉava broj rijeĉi koji se u memoriju mogu

smjestiti a m je broj bitova u rijeĉi. Pomjeraĉki registar SR0 sluţi za upis bitova najmanje teţine

svih rijeĉi. U pomjeraĉki registar SRm-1 upisuju se bitovi najveće teţine svih rijeĉi. U svaki registar

pripadni bitovi upisuju se serijski s pripadnog ulaza sinhrono sa takt impulsima na ulazu CP. Za

upis n rijeĉi potrebno je n impulsa.

Slika 8.21. Logička šema sekvencijalne memorije (FIFO)

Da bi se podatak mogao upisati u memoriju, ulaz R/W mora biti u stanju 1 kako bi bit

podatka imao pristup sa ulaza do pomjeraĉkog registra. Za ĉitanje upisanih podataka ulaz R/W

mora biti u stanju 0. Tada je podatku s ulaza sprijeĉen pristup do pomjeraĉkog registra, a prethodno

upisani podaci pojavljuju se na izlazima Q0-Qm-1 sinhrono sa impulsima ritma CP. Ĉitanjem po-

datka pomjeraĉki registar se prazni i podatak nestaje. Ako je potrebno da se nakon ĉitanja podatak

saĉuva, sekvencijalna memorija se izvodi tako da se izlaz registra spoji na ulaz preko I kola. Drugi

ulaz tog I kola je upravljaĉki signal s ulaza R/W. Na taj se naĉin bitovi podatka koji se proĉitaju,

ponovno upisuju u registar (kruţenje podatka).


Za prikazanu memoriju karakteristiĉno je da je redoslijed upisa i ĉitanja podatka isti, tj.

podatak koji je prvi upisan biće i prvi proĉitan. Zbog toga se ovaj tip slijednih memorija naziva

FIFO memorija (od engl. first in - first out).

Na slici 8.22. prikazana je sekvencijalna memorija u kojoj se podatak upisuje u pomjeraĉki

registar koji ima mogućnost pomjeranja podatka u oba smjera. Pri upisu podatka pomjeranje bitova

u registru je u jednom smijeru, a pri ĉitanju u drugom smijeru. Na taj naĉin će podatak, koji je

posljednji upisan, biti prvi proĉitan, a onaj koji je prvi upisan, bit će posljednji proĉitan. Zbog toga

se ovakva sekvencijalna memorija naziva LIFO memorija (od engl. last in - first out). Memorije

toga tipa koriste se za izvedbu steka (engl. stack), sklopa koji u mikroraĉunarima omogućava

višestruko prekidanje programa. U stek se biljeţi adresa i ostali podaci neophodni za odvijanje

prekinutih programa.

Slika 8.22. Logička šema sekvencijalne memorije (LIFO)

Za izvedbu sekvencijalnih memorija moţe se upotrijebiti i RAM memorija uz pomoć

brojaĉa. Brojaĉ šalje RAM memoriji redom adrese od najniţe do najviše pri upisu i pri ĉitanju. Na

taj je naĉin podacima moguć samo serijski pristup. Ako je smjer brojenja brojaĉa pri ĉitanju i upisu

isti, onda će podaci biti proĉitani istim redoslijedom kojim su upisani. Ako je smjer brojenja

brojaĉa pri upisu i ĉitanju razliĉit (Brojaĉ naprijed-natrag), onda će redoslijed upisa i ĉitanja

podatka biti obrnut.

Sekvencijalna memorija upotrebljava se, npr. za upisivanje podataka u ASCII kodu radi

prikaza na ekranu terminala, te za prilagĊenje brzine rada s podacima (engl. da-ta-rate buffer)

izmeĊu brzog raĉunara i sporih perifernih jedinica (tastatura, štampaĉ).


Slika 8.23. Izvedba sekvencijalne memorije pomoću RAM memorije

8.2. ROM MEMORIJE

8.2.1. VRSTE I OSOBINE ROM MEMORIJA

ROM memorije ili memorije sa stalnim sadrţajem sluţe za ĉuvanje stalnih podataka ili

podataka koji se vrlo rijetko mijenjaju. U normalnom reţimu rada podatak se iz ROM memorije

moţe samo proĉitati. ROM memorije su takve izvedbe da upisani podatak ostaje u njoj saĉuvan i

nakon iskljuĉenja napona napajanja. Iz toga proizlazi osnovna primjena ROM memorija, a to je

ĉuvanje programa digitalnih sistema koji omogućavaju pokretanje sistema nakon ukljuĉivanja

napona napajanja. Osim toga, ROM memorije upotrebljavaju se za generisanje znakova, tabele

podataka, izvoĊenje logiĉkih operacija i pretvaranje kodova.

Slika 8.24. Simbol ROM memorije Slika 8.25. Blok šema ROM memorije

Svaka ROM memorija ima izvode za adresne ulaze (obiĉno oznaĉeni s A), za izlaz podatka

(oznaka D) i upravljaĉke ulaze (CS, CE i OE). Razlikuju se od RAM memorija po tome što nemaju

izvode za ulaz podatka i upravljaĉki ulaz ĉitaj/piši (R/W ili WE). Podatak iz ROM memorije ĉita se

tako da se na adresne ulaze A dovede binarna kombinacija koja oznaĉava lokaciju iz koje se ţeli

proĉitati sadrţaj i odgovarajući signal na upravljaĉki ulaz CS.


Svaka ROM memorija se sastoji od dekodera i kodera (slika 8.25.). Prema izvedbi kodera,

odnosno prema naĉinu upisivanja podatka i mogućnostima brisanja upisanih podataka razlikuje se

nekoliko tipova ROM memorija.

Tvorniĉki programirane ROM memorije, za koje se najĉešće upotrebljava opšti naziv za

sve ROM memorije ROM (od engl. read only memory), programiraju se tvorniĉki tokom postupka

proizvodnje. Odatle i naziv za takvu vrstu ROM memorija. Korisnik dobija memoriju s već

upisanim podacima. Budući da ih ne programira korisnik, neki ih nazivaju neprogramibilne ROM

memorije. Prema postupku programiranja nazivaju se maskom programirane ROM memorije (engl.

mask-programmed ROM, skraćeno MROM).

ROM memorije kojima sadrţaj programira korisnik nazivaju se programibilne ROM

memorije (engl. programmable ROM, skraćeno PROM). U takvu memoriju korisnik moţe upisati

podatak samo jednom.

Izbrisive programibilne ROM memorije (engl. Erasable Programmable ROM, skraćeno

EPROM) programiraju se elektriĉnim putem. Njihov sadrţaj moţe se izbrisati posebnim

postupkom (izlaganjem ultralju-biĉastom zraĉenju), nakon ĉega je moguće memoriju ponovno

programirati.

Brţi i jednostavniji postupak brisanja sadrţaja moguć je u ROM memorijama koje se

nazivaju elektriĉki izbrisive programibilne ROM memorije (engl. electricaly erasable

programmable ROM, skraćeno EEPROM).

Dobra svojstva sklopova EPROM (jednostavnost elektriĉne šeme i veliki kapacitet po

jedinici površine poluprovodnika, tj. veliku gustoću pakovanja) i sklopova EEPROM (mogućnost

jednostavnog brisanja i ponovnog upisa podatka) objedinjuje vrsta ROM memorije poznata pod

nazivom fleš memorija (engl. flash memory).

8.2.2. FABRIĈKI PROGRAMIBILNI ROM

Na slici 8.26. prikazana je pojednostavljena šema ROM memorije kapaciteta M·K bita. M je broj

rijeĉi, a K je broj bitova u rijeĉi. Osnovni dijelovi memorije su dekoder i memorijska matrica u

kojoj su memorijske ćelije tranzistori. Tranzistori mogu biti unipolami (CMOS ROM) ili bipolarni

(bipolarni ROM).

DovoĊenjem binarne kombinacije na adresne ulaze ROM memorije aktivira se jedan od izlaza

dekodera (napon stanja 1). To omogućava da oni tranzistori u tom redu, ĉija će upravljaĉka

elektroda biti spojena na izlaz dekodera, postanu vodljivi. Njihovi će odvodi zato biti na niskom

potencijalu, tj. pripadni vodovi kolona bit će u stanju 0. Tranzistori ĉije upravljaĉke elektrode

ostanu odpojene od izlaza dekodera bit će nevodljivi. Njihovi odvodi biće na potencijalu napona

napajanja, pa će pripadni izlazi D biti u stanju 1. Iz toga slijedi da je memorijska matrica ROM

memorije zapravo koder.

Sadrţaj odreĊene rijeĉi ROM memorije odreĊen je time je li ili nije uspostavljena veza izmeĊu

upravljaĉke elektrode tranzistora i voda reda (izlaz dekodera). Uspostavljanje te veze znaĉi

zapisivanje (programiranje) bita 0, a izostavljanje veze zapisivanje bita 1. Programiranje je

posljednja faza koja se izvodi u proizvodnji, dakle fabriĉki.


Slika 8.26. Šema fabrički programibilne memorije

Sve prethodne faze proizvodnje ROM memorije zadanog broja adresnih ulaza i izlaza za

podatke iste su bez obzira na sadrţaj. Prije posljednje faze, upravljaĉke elektrode svih tranzistora su

odpojene od vodova redova. To znaĉi da su u svakoj rijeĉi svi bitovi 1. U posljednjoj fazi upisuje se

sadrţaj prema ţelji korisnika. To se radi tako da se na ploĉicu silicija, na kojoj je izvedena

memorijska matrica, stavlja maska koja će omogućiti uspostavljanje vodljive veze izmeĊu voda

reda (voda rijeĉi) i upravljaĉke elektrode tranzistora na mjestima u koja treba zapisati stanje 0. Na

tranzistorima ĉije upravljaĉke elektrode ostanu odpojene od vodova redova ostat će zapisano stanje

1.

Izrada maske po ţelji korisnika relativno je skup i sloţen postupak. Stoga se takav tip ROM

memorije koristi kad je potreban veliki broj istih sklopova što omogućava prihvatljivu cijenu po

komadu.

BCD/7-segmenti dekoder, opisan u semom poglavlju Sloţeni kombinacijski sklopovi,

primjer je fabriĉki programirane ROM memorije.

Primjer 8.6.

Šema ROM memorije programirane za funkciju Y = X2+3 za vrijednosti X od 0 do 3.

Vrijednost X odreĊuju adrese A, a vrijednosti Y su stanja na izlazima D. Za zadani raspon

vrijednosti X potrebna su dva adresna ulaza, a vrijednosti Y kreću se u rasponu od 3 do 12

što znaĉi da su potrebna ĉetiri izlaza. Iz tih odnosa slijedi tabela stanja pomoću koje se

dobije šema ROM memorije.

X Y

A1 A2 D3 D2 D1 D0

0 0 0 0 1 1

0 1 0 1 0 0

1 0 0 1 1 1

1 1 1 1 0 0


8.2.3. PROGRAMIBILNE ROM MEMORIJE - PROM

S obzirom na spomenuta ograniĉenja tvorniĉki programiranih memorija razvijena je vrsta

ROM memorija koju moţe programirati sam korisnik. Na slici 8.27. prikazana je pojednostavnjena

šema programibilne ROM memorije kapaciteta M·K bita.

Dekoder na ulazu, sliĉno tvorniĉki programiranoj memoriji, omogućava aktiviranje jednog

od M redova (rijeĉi) pomoću binarne kombinacije za adresiranje A0-AN-1.

Višeemiterski tranzistor povezan na aktivirani red provesti će. Struja iz izvora napajanja

UCC teĉe preko emitera u snaţne izlazne sklopove (sklopovi s otvorenim kolektorom ili s tri stanja)

koji na izlazima D0-DK-1 daju stanje 0. Dakle, prije programiranja svi izlazi svih rijeĉi su u stanju 0.

Da bi se u PROM memoriju upisao odgovarajući sadrţaj, tj. na odgovarajućim izlazima

dobilo stanje 1, potrebno je prekinuti strujni krug izmeĊu pripadnog emitera i izlaznog sklopa. U tu

svrhu sluţe osiguraĉi spojeni izmeĊu emitera i izlaznih sklopova. Izlaz koji u odreĊenom redu treba

biti u stanju 1 programira se tako da se kroz pripadni emiter propusti izvana jaĉa struja koja pregara

osiguraĉ s njim spojen u seriju. Stoga pri ĉitanju sadrţaja memorije kroz takav emiter neće teći

struja, pa će pripadni izlazni sklop na izlazu dati stanje 1. Izlaz koji u dotiĉnom redu (rijeĉi) treba

biti u stanju 0 ne programira se.


Slika 8.27. Šema PROM memorije

8.2.4. IZBRISIVE PROGRAMIBILNE ROM MEMORIJE - EPROM

U do sada opisanim ROM memorijama, bez obzira na to koje memoriju programirao

(proizvoĊaĉ ili korisnik), nije bilo moguće promijeniti sadrţaj. U nekim primjenama ROM

memorija (razvoj novih sistema kada sadrţaj koji treba upisati nije konaĉan) to je stvaralo znatne

teškoće u radu. Razvoj poluprovodniĉkih tehnologija omogućio je proizvodnju ROM memorija ĉiji

se sadrţaj moţe brisati.

Memorijska ćelija izbrisive programibilne ROM memorije (EPROM) je MOS tranzistor sa

plivajućim gejtom (engl. Floating gate MOS, skraćeno FAMOS). Takav tranzistor ima zapravo dva

gejta (slika 8.28.a). To je gejt bez izvoda FG koja se naziva plivajući gejt (engl. floating gate) i gejt

s vanjskim izvodom G, (engl. control gate).

Ako je takav tranzistor neprogramiran, onda omogućava proticanje struje ID izmeĊu drejna i sorsa

kad je napon izmeĊu gejta i sorsa UG oko 1 V. Ako je programiran, potrebni napon UG da tranzistor

provede iznosi izmeĊu 7 i 10 V. Programiranje se izvodi tako da se izmeĊu gejta G i drejna D

prikljuĉi povišeni napon UPP odreĊenog trajanja. Pri tom nastaje lavinski efekt koji omogućava

prodor elektrona kroz tanki sloj silicijumdioksida u podruĉje plivajućeg gejta (slika 8.28.b). Zbog

nakupljenog naelektrisanja u plivajućem gejtu potreban je povećani napon UG da tranzistor provede

(slika 8.29.).

Prema tome, uz uobiĉajeni napon napajanja za digitalne sklopove od 5 V, napon koji se

dovodi na gejt dovest će neprogramirani tranzistor u stanje voĊenja, a programirani će ostati

nevodljiv.

Naelektrisanje na plivajućem gejtu ostaje i nakon prestanka djelovanja impulsa za

upisivanje sadrţaja. To naelektrisanje je moguće ukloniti tako da se gejt izloţi odreĊeno vrijeme

ultraljubiĉastom zraĉenju. Ultraljubiĉasto zraĉenje stvara parove šupljina-elektron i neutralizira

naelektrisanje na plivajućem gejtu. Zbog toga kućište takve memorije mora imati kremeni

prozorĉić koji omogućava prolaz ultraljubiĉastog zraĉenja za brisanje (slika 8.30.) Zbog naĉina


brisanja, takva ROM memorija naziva se UVEPROM (od engl. ultraviolet erasable and program-

mable ROM).

Slika 8.28. Memorijska ćelija EPROM memorije

Slika 8.29. Strujno – naponska karakteristika tranzistora sa plivajućim gejtom

Izbrisive programibilne memorije imaju, osim uobiĉajenih izvoda (ulazi za adresiranje A ,

ulazi/izlazi za podatke I/O i upravljaĉki ulazi CE i OE), poseban izvod VPP (od engl. programming

power supply) koji sluţi za programiranje (slika 8.31.). Za vrijeme ĉitanja podataka ili stanja

mirovanja ROM memorije, na tom ulazu treba biti napon iznosa napona napajanja UCC. Pri

operaciji programiranja na tom se ulazu poveća napon na UPP.

Slika 8.30. Kućište EPROM memorije Slika 8.31. Simbol EPROM memorije

HN27C256AG (Hitachi)


Tabela 8.4. Prikaz načina rada EPROM memorije HN27C256AG

8.2.5. ELEKTRIĈKI IZBRISIVE PROGRAMIBILNE ROM MEMORIJE – EEPROM

Postupak brisanja sadrţaja EPROM memorija dugotrajan je. Osim toga, nije moguće

napraviti djelomiĉne izmjene sadrţaja memorije jer se brisanjem briše sadrţaj cijele memorije.

Zbog toga su razvijene ROM memorije kojima je sadrţaj moguće brisati elektriĉkim putem. U

takvim memorijama upotrebljavaju se dva tipa memorijskih ćelija.

FAMOS memorijska ćelija (principijelno graĊena kao ćelija EPROM, ali sa smanjenom

širinom izolatora izmeĊu plivajućeg gejta i drejna) programira se prikljuĉkom napona reda veliĉine

20 V izmeĊu gejta i drejna pri ĉemu se plivajući gejt nabija elektronima (tunelski efekt). Brisanje

memorijske ćelije, tj. izbijanje elektrona iz podruĉja plivajućeg gejta obavlja se obrnutim

postupkom, naime prikljuĉenjem drejna na napon od 20 V prema upravljaĉkoj elektrodi.

Drugi tip EEPROM memorijske ćelije je MNOS ćelija (od engl. metal nitride oxide

semiconductor). IzmeĊu gejta te ćelije i drejna i sorsa nalaze se dva razliĉita nevodljiva sloja, vrlo

tanak sloj silicijumdioksida i znatno deblji sloj silicijumnitrida (slika 8.32.). Programiranje se

izvodi dovoĊenjem povišenog napona (oko 25 V) izmeĊu gejta i sorsa. Pritom se izmeĊu sloja

silicijumdioksida i silicijumnitrida (engl. trap) stvara nabijeni prostor koji ostaje i nakon djelovanja

impulsa programiranja. Naboj izmeĊu dva sloja izolatora djeluje na prag provoĊenja MNOS

tranzistora kao i kod FAMOS tranzistora. Brisanje sadrţaja memorijske ćelije izvodi se

dovoĊenjem na gejt napona suprotnog polariteta od napona programiranja.

Na slici 8.33. prikazan je simbol EEPROM-a (HN58C65). Izvodi A0-A12 su ulazi za

adresiranje, I/O0-I/07 su ulazi i izlazi za podatak, a CE, OE i WE su upravljaĉki ulazi kojim se

omogućava pristup sklopu (Chip Enable), pristup podacima na izlazu (Output Enable) i upis

(programiranje) podatka (Write Enable). Osim toga, sklop ima poseban izvod RDY/B (od engl.

Ready/Busy) kojim se pokazuje stanje memorije s obzirom na upis signala. Izlaz RDY/B je u stanju

visoke impedanse Z, osim za trajanja ciklusa pisanja. Nakon prvog impulsa za dozvolu upisa, izlaz

prelazi u stanje 0 u kojemu ostaje do završetka ciklusa pisanja, nakon ĉega se vraća u stanje Z.

Naĉin rada (Mode) CE OE A9 UPP I/O

ĉitanje (read) L L X UCC Dout

zabrana izlaza (output disable) L H X UCC Z

mirovanje (standby) H X X UCC Z

upis (program) L H X UPP Din

provjera upisa (program verify) H L X UPP Dout

zabrana upisa (program inhibit) H H X UPP Z

identificiranje (identifier) L L UH UCC kod(code)

L – stanje 0, H – stanje 1, Z – stanje visoke impedanse, X – bilo koje stanje

UH = 12,0(V), UPP = 12,5(V)


Slika 8.32. MNOS memorijska ćelija Slika 8.33. Simbol EEPROM memorije

HN58C65 (Hitachi)

Tabela 2.5. Osobine EEPROM memorije HN58C65 (Hitachi)

8.2.6. FLEŠ MEMORIJE

Memorijska ćelija fleš memorije je, kao i kod EPROM sklopova, MOS tranzistor s

plivajućom upravljaĉkom elektrodom (engl. Floating gate MOS, skraćeno FAMOS), ali tanjim

slojem silicijumdioksida upravljaĉke elektrode što omogućava elektriĉno brisanje memorije kao

kod EEPROM sklopova. MeĊuim, u odnosu na EEPROM sklopove jednostavnija je pa omogućava

veći kapacitet memorije po jedinici površine poluprovodnika.

Kod fleš memorija programira se stanje 0 dovoĊenjem napona UPR na upravljaĉku

elektrodu. Time se omogućava prodor većeg broja elektrona kroz tanki sloj silicijumdioksida

u podrućje plivajućeg gejta što daje stanje 0 (slika 8.34a). Ćelija s plivajućim gejtom sa malo

elektrona znaĉi stanje 1 (slika 8.34b).

Pri ĉitanju sadrţaja memorije, na upravljaĉku elektrodu dovodi se napon UR. U ćeliji u

kojoj je zapisano stanje 1 (podruĉje plivajućeg gejta s malo elektrona) napon UR dovodi tranzistor

u stanje voĊenja. Kod ćelije koja je u stanju 0 (plivajući gejt zasićen elektronima) napon UR nije

dovoljan da tranzistor dovede u stanje voĊenja (slika 8.35.).

Pri brisanju fleš memorije prazne se naelektrisanja sa plivajućeg gejta svih ćelija tako da

se na sors dovede napon brisanja UER, pozitivan u odnosu na napon gejta. Time se omogućava

praţnjenje plivajućeg gejta preko sorsa (slika 8.36.).

Naĉin rada (Mode) CE OE A9 UPP I/O

ĉitanje (read) L L H Z Dout

mirovanje (standby) H X X Z Z

upis (write) L H L Z L Din

zabrana (deselect) L H H Z Z

zabrana upisa X X H Z --

write inhibit X L X Z --

L – stanje 0, H – stanje 1, Z – stanje visoke impedanse, X – bilo koje stanje

UH = 12,0(V), UPP = 12,5(V)


Slika 8.34. Programiranje ćelije fleš memorije Slika 8.35. Čitanje ćelije fleš memorije

Slika 2.86. Brisanje ćelije fleš memorije

Slika 8.37. Organizacija memorijske matrice fleš memorije

Pojednostavnjena organizacija memorijske ćelije fleš memorije prikazana je na slici 8.37.

Da bi se u neku ćeliju upisao ili iz nje proĉitao bit podatka, potrebno je ukljuĉiti odgovarajući

tranzistor vezan za pripadni vod reda i vod kolone.


Ako se radi o memorijskoj ćeliji M00, onda se to postiţe pobudom voda za red X0 i voda za

kolonu Y0. Ako je u tu ćeliju upisan bit 1 (tranzistor vodljiv), pri ĉitanju podatka poteći će struja

kroz vod kolone Y0 što će na tranzistoru Tr0 (ima ulogu aktivnoga otpora) dati pad napona koji se u

komparatoru poredi sa referentnim naponom Uref i na izlazu D0 daje napon koji odgovara stanju 1.

Ako je u ćeliji M00 spremljen bit 0, tad pri pobudi toga tranzistora praktiĉno nema struje kroz vod

kolone Y0 pa je na izlazu komparatora D0 napon koji odgovara stanju 0.

Slika 8.38. Simbol fleš memorije Tabela 8.6. Osobine fleš memorije 28F256A

28F256A (Intel)

Primjer CMOS fleš memorije kapaciteta 32K·8 je sklop 28F256A (slika 2.38.). Izvodi A0-

Al4 su ulazi za 15-bitni adresni podatak. Izvodi I/O0-I/O7 sluţe kao ulazi 8-bitnih podataka za

vrijeme upisa memorije (programiranja), odnosno izlazi za vrijeme ĉitanja podatka. Izvodi OE, CE

i WE su upravljaĉki ulazi, a izvodi UCC i UP P sluţe za napajanje sklopa. Ako je ulaz CE u stanju 0,

moguć je upis i ĉitanje podatka iz memorije. Kad je ulaz CE u stanju 1, nije moguć upis i ĉitanje

podatka. Na izlazima I/O0-I/O7 je stanje visoke impedanse Z. Kad je signal na ulazu OE u stanju 0

a ulaz WE u stanju 1, moguće je ĉitanje podatka iz memorije, tj. izvodi I/O0-I/O7 su u funkciji

izlaza.

Kad je ulaz OE u stanju 1, a ulaz WE u stanju 0, moguć je upis (programiranje) memorije,

odnosno izvodi I/O0-I/O7 sluţe kao ulazi. Na izvod za napajanje UCC spaja se uobiĉajeni napon od 5

V. Izvod UPP je izvod na koji se prikljuĉuje napon od 12 V koji omogućava brisanje i programiranje

memorijskog sklopa.

Naĉin rada (Mode) CE OE WE I/O

ĉitanje (read) L L H Dout

mirovanje (standby) H X X Z

upis (write) L H L Din

L – stanje 0, H – stanje 1, Z – stanje visoke impedanse, X – bilo

koje stanje


9. DIGITALNO – ANALOGNA I ANALOGNO – DIGITALNA

KONVERZIJA

9.1. DIGITALNO – ANALOGNA KONVERZIJA

OSOBINE DA KONVERZIJE

DA KONVERTOR SA LJESTVIĈASTOM OTPORNOM MREŢOM

PRIMJERI INTEGRIRALNIH IZVEDBI DA KONVERTORA

9.2. ANALOGNO – DIGITALNA KONVERZIJA

OSOBINE AD KONVERZIJE

AD KONVERTOR DA DVOJNIM NAGIBOM

AD KONVERTOR SA POSTUPNOM APROKSIMACIJOM

PARALELNI AD KONVERTOR

SKLOPOVI ZA UZIMANJE I DRŢANJE UZORAK

PRIMJERI INTEGRALNIH IZVEDBI AD KONVERTORA

Vrlo velika upotreba digitalnih sistema u razliĉitim podruĉjima tehnike zahtijeva ĉestu

primjenu sklopova za konverziju signala iz analognog oblika u digitalni i obratno. Tu funkciju

obavljaju analogno-digitalni konvertor (skraćeno AD konvertor, engl. AD converter, skraćeno ADC) i

digitalno-analogni konvertor (skraćeno DA konvertor, engl. DA converter, skraćeno DAC).

Odvijanjem nekoga procesa mijenjaju se njegove karakteristiĉne veliĉine. To mogu biti

pomak, brzina, temperatura, pritisak, protok itd. Senzor mjeri te promjene i šalje ih na sklop za

analognu obradu signala. Tu se signal mijenja (filtrira, pojaĉava i kompenzira nelinearnost

karakteristike senzora i poprima oblik i veliĉinu pogodnu za prihvat u analogno-digitalnom

konvertoru. AD konvertor daje signalu digitalni oblik nakon ĉega signal dolazi u raĉunar na obradu.

Digitalni signal se iz raĉunara dovodi u digitalno-analogni konvertor koji ga vraća u analogni oblik

(slika 3.1.). Prije dovoĊenja toga signala na izvršni ĉlan, koji će u ţeljenom opsegu djelovati na

promjene u procesu, potrebno je signal prilagoditi izvršnom ĉlanu (npr. prema potrebnoj snazi).

Slika 9.1. Uloga AD konvertora i DA konvertora u sistemima za digitalno upravljanje


9.1. DIGITALNO – ANALOGNA KONVERZIJA

9.1.1. OSOBINE DA KONVERTORA

Slika 9.2. Djelovanje DA konvertora

DA konverzija je postupak kojim se digitalna veliĉina (binarni signal) pretvara u napon ili

struju proporcionalnu digitalnoj veliĉini. Na slici 9.2. pokazano je djelovanje DA konvertora. U

ovome sluĉaju dovode se na ulaz DA konverora podaci 00000000-00000111 (izlazi brojaĉa 7493).

Upravljaĉki napon uK mijenja stanje brojaĉa, tj. digitalnog signala koji se dovodi na ulaze DA

konverora. Svakoj vrijednosti ulazne veliĉine odgovara toĉno odreĊena vrijednost izlaznog napona

uiz.

Grafiĉki prikaz zavisnosti vrijednosti izlaznoga napona o iznosu digitalnoga podatka naziva

se penosna karakteristika DA konverora (slika 9.3.). Kad su svi bitovi digitalne ulazne veliĉine 0,

izlazna veliĉina DA konvertora ima najmanju moguću vrijednost UiZS (od engl. zero scale output,

skraćeno ZS). Kad su svi bitovi digitalne ulazne veliĉine 1, izlazna veliĉina ima najveću moguću

vrijednost UiFS (od engl. full scale output, skraćeno FS).


Slika 9.3. Prenosna karakteristika DA konvertora

Postupnom promjenom ulazne digitalne veliĉine od stanja u kojemu su svi bitovi 0 u stanje

u kojemu su svi bitovi 1, analogna izlazna veliĉina DA konverora mijenja se stepeniĉasto od

najmanje moguće vrijednosti do najveće. Pri bilo kojoj promjeni ulazne veliĉine za 1 bit, izlazna

analogna veliĉina mijenja se uvijek za isti iznos. Ta najmanja moguća promjena izlazne veliĉine

naziva se rezolucija ili razluĉivost (engl. resolution, step size). Na temelju prenosne karakteristike

moţe se reći da je rezolucija promjena izlaznog napona DA konvertora koja nastaje promjenom

ulaznog signala za jedan bit, odnosno promjenom bita najmanje teţine mjesta.

Zbog skokovitih promjena izlazne analogne veliĉine, prenosna karakteristika DA

konveroraje diskontinuirana. Diskontinuiranost je manja što je vrijednost napona odnosno struje

rezolucije niţa i što je veći broj mogućih nivoa izlaznog signala, tj. ako je broj bitova ulazne

digitalne veliĉine veći. Stoga većina proizvoĊaĉa integriranih komponenti izraţava rezoluciju

brojem bitova ulazne digitalne veliĉine.

Uopšteno, DA konvertor sa n ulaza imaće 2n razliĉitih nivoa signala na izlazu pa je napon

rezolucije Ur=UiFS/2n-1. Izlazni napon jednak je proizvodu rezolucije i vrijednosti digitalnog

ulaznog signala B:

Uiz=UiFS∙B

2n-1

Primjer 9.1.

Koliki je napon rezolucije 4-bitnog DA konvertora ako je najveća moguća vrijednost

izlaznog napona 10V?

Ur=10 V

24-1=

10 V

15=0,67 V

Primjer 9.2.

Koliki je izlazni napon 5-bitnog DA konveroraĉija je rezolucija 0,2 V ako je ulazni signal

11111?

Uiz=0,2 V∙31=6,2 V


Brzina rada DA konvertora iskazuje se vremenom postavljanja. Vrijeme postavljanja ts je

vrijeme potrebno da se izlazni napon promijeni od vrijednosti 0 V na najveću moguću vrijednost

kad se ulazni signal promijeni iz stanja u kojemu su svi bitovi 0, u stanje u kojemu su svi bitovi 1.

DA konvertori kojima ulazna veliĉina moţe imati samo pozitivne vrijednosti nazivaju se

unipolarnim. Konvertori kojima ulazna veliĉina moţe imati pozitivne i negativne vrijednosti

nazivaju se bipolarnim konvertorima (engl. bipolar output converter). Prenosna karakteristika

takvih konvertora (slika 9.4.) prikazuje se u dva kvadranta (engl. two-quadrant DAC). To su

konvertori kod kojih se bit najveće teţine mjesta (MSB) ulazne digitalne veliĉine upotrebljava kao

bit za predznak.

Slika 9.4. Prenosna karakteristika bipolarnog DA konvertora

Najĉešće izvedbe DA konvertora sadrţe otporne mreţe. Otporna mreţa moţe biti sa

teţinski rasporeĊenim vrijednostima otpora i ljestviĉasta mreţa. Za te konvertore karakteristiĉna je

velika brzina konverzije neovisna o veliĉini digitalnog podatka. Taĉnost konverzije ovisi o taĉnosti

odnosa otpornika u otpornoj mreţi.

9.1.2. DA KONVERTOR SA LJESTVIĈASTOM OTPORNOM MREŢOM

Na slici 9.5. prikazana je ljestviĉasta otporna mreţa za 4-bitni digitalni signal. Naponi U0-

U3 sudjeluju u iznosu izlaznog napona u skladu sa teţinom mjesta koje predstavljaju u digitalnom

ulaznom signalu. Napon bita najveće teţine U3 (MSB) pojavljuje se na izlazu mreţe s polovicom

svog iznosa, napon U2 s ĉetvrtinom, napon U1 s osminom i napon bita najmanje teţine (LSB) U0 sa

šesnaestinom svog iznosa. Prema tome izlazni napon ljestviĉaste otporne mreţe za bilo koji

digitalni signal iznosi:

Uiz=U3

2+

U2

4+

U1

8+

U0

16

Slika 3.5. Ljestvičasta otporna mreža


Naponi U0-U3 mogu imati vrijednosti UIL (V) za bit 0, odnosno UIH (V) za bit 1. Da bi se

izbjegao uticaj dosta širokog raspona vrijednosti koje mogu imati ti naponi na otpornu mreţu

dovode se naponi 0 V ili Uref a digitalni signal se upotrebljava za upravljanje sklopkama na ulazu

otporne mreţe. Digitalni signal sa stanjem 1 ukljuĉuje sklopku i na pripadne otpore otporne mreţe

dolazi napon Uref. Ako je digitalni signal u stanju 0, sklopka je iskljuĉena i na taj dio otporne

mreţe dolazi napon 0 V (slika 9.6.). Izlazni napon mreţe iznosi:

Uiz=Uref

B3

2+Uref

B2

4+Uref

B1

8+Uref

B0

16

Uiz=Uref (B3

2+

B2

4+

B1

8+

B0

16)

Slika 9.6. Ljestvičasta otporna mreža sa sklopkama i referentnim naponom Uref

Na temelju ovog razmatranja moţe se izvesti opći izraz za izlazni napon ljestviĉaste

otporne mreţe s n ulaza:

pri ĉemu je n broj ulaza DA konvertora, odnosno broj bitova digitalnog signala, a B vrijednost

digitalnog signala izraţena dekadnim brojem.

Primjer 9.3.

Koliki će biti izlazni napon DA konvertora sa ljestviĉastom otpornom mreţom (slika 3.6)

za digitalni signal 1010 ako je Uref=4V?

Uiz=4 V ∙10

16=2,5 V


Slika 9.7. DA konvertor sa sljedilom napona

Izlaz otporne mreţe moţe se spojiti na ulaz operacionog pojaĉala. Ako je to naponsko

sljedilo (slika 9.7.), izlazni napon takvog DA konvertora jest:

Uiz=Uref

2∙

B

2n-1=Uref∙

B

2n

Kad je operaciono pojaĉalo u spoju invertirajućeg pojaĉala (slika 3.8.), izlazni je napon:

Uiz=Uref

2∙

B

2n-1∙Rf

R=Uref∙

B

2n ∙Rf

R

Slika 9.8. DA konvertor sa invertirajućim operacionim pojačalom

Primjer 9.4.

Koliki će biti izlazni napon DA konvertora sa ljestviĉastom otpornom mreţom (slika 3.8.)

za digitalni signal 1010 ako je Rf=R i Uref=5V?

Uiz= - 5V ∙10

2∙ = - 5V∙

= 3,125 V


9.1.3. PRIMJERI INTEGRALNIH IZVEDBI DA KONVERTORA

DAC-08 (PMI, Analog Devices) 8-bitni je DA konveror s ljestviĉastom otpornom mreţom

i strujnim izlazom (slika 9.9.). B1-B8 su ulazi za 8-bitni digitalni signal, gdje je B1 ulaz za bit

najveće teţine mjesta, a B8 ulaz za bit najmanje teţine mjesta, prema oznakama proizvoĊaĉa. Izvod

s oznakom COMP sluţi za frekvencijsku kompenzaciju pojaĉala referentne struje. U+

i U- su izvodi

za napajanje. Iout i Iout' su analogni strujni izlazi. Uref+ i Uref

- su ulazi za referentni napon kojima se

osigurava potrebna referentna struja.

Sklop DAC-08 ima poseban izvod ULC, koji sluţi za prilagoĊavanje digitalnih ulaza DA

konvertora na izlaze digitalnih sklopova razliĉitih skupina. Za prilagoĊavanje na sklopove iz

skupine TTL taj se izvod spaja na 0 V.

Slika 9.9. Simbol sa rasporedom izvoda i prenosna karakteristika sklopa DAC-08

Izlazna struja jednaka je proizvodu vrijednosti digitalnoga ulaznog signala B izraţenog

dekadnim brojem i ulazne referentne struje Iref:

Iout=Iref

B

28

Vrijednost referentne struje moţe se podesiti u rasponu od 0 do 4 mA dodavanjem otpora

izmeĊu izvora referentnog napona i izvoda Uref Najveća izlazna struja koju je moguće dobiti (engl.

full range current) iznosi 2 mA.

Slika 9.10. Osnovni spoj sklopa DAC-08


Na slici 9.10. prikazan je osnovni spoj sklopa DAC-08 s pozitivnim referentnim naponom.

Vrijednosti izlaznih struja i pripadnih digitalnih ulaznih signala za taj spoj prikazane su u tabeli 3.1.

Referentni napon moţe biti i negativna vrijednost. Onda se on spaja na ulaz Uref- preko otpora R2.

Otpor R1 se u tom sluĉaju spaja na zajedniĉku taĉku.

Digitalni ulazi Analogni izlazi

B1 B2 B3 B4 B5 B6 B7 B8 Iout (mA) Iout' (mA)

1 1 1 1 1 1 1 1 1,9920 0,0000

1 0 0 0 0 0 0 1 1,0080 0,9840

1 0 0 0 0 0 0 0 1,0000 0,9920

0 1 1 1 1 1 1 1 0,9920 1,0000

0 0 0 0 0 0 0 1 0,0080 1,9840

0 0 0 0 0 0 0 0 0,0000 1,9920

Tabela 9.1. Vrijednost diitalnih ulaznih i analognih izlaznih signala sklopa DAC-08

Ako se sklopu DAC-08 doda izvana operaciono pojaĉalo, dobije se konvertor sa naponskim

izlazom i malim izlaznim otporom. Za spoj sa invertirajućim pojaĉalom (slika 9.11.a) izlazni napon

se kreće u rasponu od 0 V do Iout(max)Rp, a za spoj sa naponskim sljedilom (slika 9.11.b) od 0V do -

Iout(max)Rp gdje je ( )

Slika 9.11. DAC-08 u spoju sa operacionim pojačavačem

Primjer 9.5.

Koliki je izlazni napon sklopa DAC-08 za spoj prema slici 3.11.a ako je Iref= 2 mA, Rp= 5

kΩ ulazna digitalna veliĉina iznosi 1010 1010 (MSB je prvi bit slijeva, LSB je prvi bit s

desna)?

Uiz=2 mA ∙5kΩ∙170

256=6,640625


Primjer 9.6.

Koliki je izlazni napon sklopa DAC-08 za spoj prema slici 3.11.b ako je Iref= 2 mA, Rp= 5

kΩ ulazna digitalna veliĉina iznosi 0101 0101 (MSB je prvi bit slijeva, LSB je prvi bit s

desna)?

Uiz=-2 mA ∙5kΩ∙85

256=-3,3203

Sklop AD7118 (Analog Devices) primjer je DA konvertora koji omogućuje atenuiranje

ulaznog analognog signala u podruĉju od 0 dB do - 85,5 dB u koracima po 1,5 dB. Vrijednost

analognog izlaznog napona odreĊuje 6-bitni atenuacijski kod koji se dovodi na digitalne ulaze

(slika 9.12.). Frekvencijsko podruĉje ulaznog analognog napona je od 0 Hz do nekoliko stotina

kHz.

Slika 9.12. Blok šema DA konvertora s logoritamskim odzivom

Sklop AD7118 sastoji se od 17-bitnog DA konvertora sa ljestviĉastom otpornom mreţom i

ulaznog logiĉkog sklopa. Ulazni logiĉki sklop pretvara 6-bitni ulazni digitalni signal u 17-bitnu

rijeĉ koja se dovodi na ulaze DA konvertora. 17-bitna rijeĉ upravlja sklopkama/prekidaĉima na

ulazu ljestviĉaste otporne mreţe. Na taj naĉin je izlazni napon, koji se dobije na izlazu operacionog

pojaĉala (slika 3.13.) spojenog na izlaz Iout, ovisan o analognoj i digitalnoj ulaznoj veliĉini:

Uiz=-Uul∙10-K

gdje je K = 1,5·D/20 pri ĉemu je D iznos digitalne ulazne veliĉine izraţen decimalnim brojem od 0

do 57. Iz toga slijedi daje odnos Uizl/Uul izraţen u decibelima:

Uiz

Uul

=1,5 D (dB)


Slika 9.13. Spoj sklopa 7118 sa operacionim pojačavačem

D D5 D4 D3 D2 D1 D0 A(dB) Ui(V)

0 0 0 0 0 0 0 0,0 1,0000Uu

1 0 0 0 0 0 1 1,5 0,8414Uu

2 0 0 0 0 1 0 3,0 0,7079Uu

3 0 0 0 0 1 1 4,5 0,5957Uu

4 0 0 0 1 0 0 6,0 0,5012Uu

5 0 0 0 1 0 1 7,5 0,4217Uu

6 0 0 0 1 1 0 9,0 0,3548Uu

7 0 0 0 1 1 1 10,5 0,2985Uu

8 0 0 1 0 0 0 12,0 0,2512Uu

9 0 0 1 0 0 1 13,5 0,2113Uu

10 0 0 1 0 1 0 15,0 0,1778Uu

20 0 1 0 1 0 0 30,0 0,0316Uu

30 0 1 1 1 1 0 45,0 0,00562Uu

40 1 0 1 0 0 0 60,0 0,0010Uu

50 1 1 0 0 1 0 75,0 0,000178Uu

57 1 1 1 1 0 1 85,5 0,0000531Uu

Tabela 9.2. Atenuacija sklopa AD7118

Primjer 9.7.

Izraĉunati izlazni napon operacionog pojaĉala spojenog na sklop AD7118 ako je ulazni

analogni napon 5 V, a ulazni digitalni signal 001001?

Ui = 0,2113·Uu =0,2113·5 V= 1,0565 V


9.2. ANALOGNO – DIGITALNA KONVERZIJA

9.2.1. OSOBINE AD KONVERTORA

AD konverzija je postupak kojim se analogna veliĉina (napon) pretvara u digitalnu. Na slici

9.14. pokazano je djelovanje AD konvertora. Na ulaz Vin dovodi se analogni napon (u pokazanom

primjeru to je trokutasti napon koji se mijenja u rasponu 0-160 mV), a na izlazima D0-D7 dobije se

digitalni signal u pokazanom primjeru 0000 0000 za ulazni napon 0 mV, odnosno 0000 1111 za

ulazni napon 150 mV. Na upravljaĉki ulaz SOC dovode se impulsi kojima se upravlja radom AD

konvertora (znak za poĉetak konverzije). Na izlazu EOC dobije se impuls koji oznaĉava završetak

konverzije

Slika 9.14. Djelovanje AD konvertora

Prenosna karakteristika AD konvertora po obliku je istovjetna karakteristici DA

konvertora, s tim da su ulazne i izlazne veliĉine zamijenile ose koordinatnog sistema (slika 9.15.).

Stoga rezolucija AD konvertora znaĉi iznos promjene analogne ulazne veliĉine potrebne da se

izlazna digitalna veliĉina promijeni za 1 bit. Ako je UuFS najveći analogni napon koji je moguće

dovesti na ulaz, a n broj bitova izlazne digitalne veliĉine, onda je rezolucija AD konvertora UuFS/(2n


– 1). Prema tome, i u sluĉaju AD konvertora rezolucija zavisi od broja bitova digitalne izlazne

veliĉine. Stoga proizvoĊaĉi integriranih izvedbi AD konvertora iskazuju rezoluciju brojem bitova

izlazne digitalne veliĉine.

Dok je kod DA konvertora svakoj vrijednosti izlazne veliĉine pridruţena jedna ulazna

veliĉina, kod AD konvertora

svakoj izlaznoj veliĉini pridruţen

je raspon ulaznih veliĉina UK. Taj

raspon ulaznih veliĉina neki

nazivaju širina kanala. Slika 3.15.

pokazuje da je širina kanala

jednaka rezoluciji. Za sve

vrijednosti napona unutar širine

kanala dobiće se ista izlazna

digitalna veliĉina.

Slika 9.15. Prenosna karakteristika AD kovertora

Kako se samo jedna vrijednost moţe smatrati pravom vrijednošću analogne veliĉine kojoj

je pridruţen pripadni binarni signal (najprikladnije je da to bude srednja vrijednost napona unutar

kanala), sve ostale vrijednosti ulaznog napona unutar kanala ĉine grešku proporcijalnu udaljenosti

napona od središnje vrijednosti. Ta greška AD konvertora naziva se greška kvantizacije (engl.

quantization error) i iznosi ± UK/2. Kako iznos greške kvantizacije proizlazi direktno iz rezolucije,

to će ona biti to manja što je veća rezolucija, tj. veći broj bitova izlazne digitalne veliĉine.

S obzirom na oblik prenosne karakteristike, AD konvertori mogu biti unipolarni i bipolarni.

Kod unipolarnih konvertora ulazni napon moţe biti samo jednog polariteta, a kod bipolarnih

pozitivan i negativan.

Vaţan parametar koji govori o kvaliteti AD konvertora je vrijeme konverzije t (engl.

conversion time). To je ukupno vrijeme potrebno za AD konverziju ulazne analogne veliĉine u

digitalnu.

Postoji više razliĉitih naĉina za konverziju analognog signala u digitalni. MeĊu najĉešće

korištenim su AD konvertor s dvojnim nagibom, AD konvertor s postupnom aproksimacijom i

paralelni AD konvertor.

9.2.2. AD KONVERTOR S DVOJNIM NAGIBOM

Slika 9.16. Blok šema AD konvertora sa

dvojnim nagibom


Na slici 9.16. prikazana je blok šema AD konvertora s dvojnim nagibom (engl. dual slope

AD converter). U poĉetnom je stanju na ulazu integratora napon 0 V, pa je i napon uC jednak 0 V.

Izlazni napon komparatora uK ima iznos koji odgovara stanju 0 a zbog toga impulsi iz generatora

impulsa ne mogu proći do brojaĉa. Brojaĉ je u poĉetnom stanju u kojemu su svi bistabili u stanju 0.

Signal za poĉetak AD konverzije dovodi na ulaz integratora analogni ulazni napon Uul.

Napon na izlazu integratora mijenja se linearno do vrijednosti -Uul.

Promjena napona na kondenzatoru mijenja izlazni napon komparatora uK u stanje 1. To

omogućuje da impulsi iz generatora pobuĊuju brojaĉ. Brojaĉ mijenja stanja od poĉetnog 0000 do

1111. Kad brojaĉ nakon stanja 1111 doĊe ponovno u stanje 0000, analogna sklopka ukljuĉuje na

ulaz integratora napon Uref. Izlazni napon integratora mijenja se linearno od dostignutog iznosa,

koji je proporcionalan ulaznom analognom naponu Uul do napona -Uref.

Za to vrijeme brojaĉ nastavlja s brojenjem od stanja 0000 naviše. Kad izlazni napon

integratora dostigne iznos napona 0 V, izlazni napon komparatora uK prelazi u stanje 0 i prekida

brojanje brojaĉa. Zateĉeno stanje brojaĉa, tj. vrijeme T2 proporcionalno je vrijednosti analognog

ulaznog napona Uul. Izjednaĉivanjem izraza za izlazni napon integratora uC za vremena T1 i T2

dobije se T1·Uul/RC = T2·Uref/RC. Iz toga slijedi:

Bez obzira na iznos analognog ulaznog napona Uul vrijeme T1 ima isti iznos, jer se radi o

brojenju brojaĉa od 0000 do 1111. MeĊutim, iznos ulaznog analognog napona utiĉe na iznos

izlaznog napona integratora. Što je veći ulazni napon Uul veći je i izlazni napon integratora uC.

Veliĉina izlaznog napona integratora utiĉe na veliĉinu vremena T2. Bez obzira na iznos napona uc

brzina njegove promjene je ista. Kako vrijednosti tog napona za razliĉite vrijednosti ulaznog

napona nisu iste, to će vremena T2 za razliĉite ulazne napone biti razliĉita. Ta vremena, odnosno

stanja brojaĉa bit će proporcionalna iznosu napona uC, odnosno ulaznom naponu (slika 9.18.).

Slika 9.17. Vremenski dijagram napona AD Slika 9.18. Naponi na izlazu integratora

konvertora sa dvojnim nagibom za različite ulazne napone


Ovu vrstu konvertora odlikuje neosjetljivost na smetnje i velika taĉnost konverzije. Ona ne

zavisi o vrijednostima elemenata R i C, a zavisi samo o taĉnosti i stabilnosti napona Uref. MeĊutim,

brzina konverzije je mala, to manja što je veća rezolucija (veći broj bistabila u brojaĉu, duţi ciklus

brojanja T1) i zavisi o veliĉini analognog napona (vrijeme T2). Takvi konvertori upotrebljavaju se u

digitalnim voltmetrima.

9.2.3. AD KONVERTOR SA POSTUPNOM APROKSIMACIJOM

AD konvertori sa postupnom (sukcesivnom) aproksimacijom (engl. succesive

approximation AD converter, njem. Stufenwandler) omogućava kratko i stalno vrijeme konverzije,

neovisno o vrijednosti analogne ulazne veliĉine. Analogni signal Uul dovodi se na neinvertirajući

ulaz analognog komparatora (slika 9.19.). Izlazni napon komparatora uK, koji moţe biti u stanju 0

ili stanju 1, omogućava da se bistabili registra redom (od izlaza za bit najveće teţine do izlaza za

bit najmanje teţine mjesta) postavljaju u stanje 1.

Slika 9.19. AD konvertor sa postupnom Slika 9.20. Napon UDA 4 - bitnog

aproksimacijom AD konvertora

Pri svakoj promjeni stanja registra pretvara se njegov izlazni napon pomoću unutrašnjeg

DA konvertora u analogni napon UDA. Taj napon dovodi se na invertirajući ulaz komparatora i

uporeĊuje s vrijednošću analognog ulaznog napona Uul. Ako je napon UDA manji od Uul, izlazni

napon komparatora uK ostaje u stanju 1 i zadnje postavljeni bistabil registra ostaje u stanju 1. Ako

je napon UDA veći od napona Uul, izlazni napon komparatora uK prelazi u stanje 0 pa se zadnje

postavljeni bistabil registra vraća u stanje 0.

Proces konverzije ponavlja se u onoliko koraka koliko registar ima bistabila, odnosno

koliko izlazna digitalna veliĉina ima bitova. Na slici 9.20. prikazane su vrijednosti napona UD za

sluĉaj 4-bitnog konvertora.

U poĉetnom stanju svi bistabili registra su u stanju 0, napon UDA je 0 V, a izlazni napon

komparatora uK odgovara stanju 1. Na znak za poĉetak konverzije registar prelazi u stanje u kojemu

je izlaz za bit najveće teţine mjesta u stanju 1. Unutrašnji DA konveror daje, za odabrani primjer,

napon UDA koji je manji od ulaznoga analognog napona UA. Zato bistabil B3 ostaje u stanju 1.

Sljedeći takt impuls postavlja bistabil B2 u stanje 1. Sada je napon UDA veći od ulaznog napona Uul,


pa izlazni napon komparatora prelazi u stanje 0. Zato se bistabil B2 vraća u stanje 0, pa se napon

UDA spušta ispod vrijednosti ulaznoga analognog napona Uul. Sljedeći takt impuls postavlja bistabil

B1 u stanje 1. U ovom sluĉaju je napon UDA manji od napona Uul, pa dotiĉni bistabil ostaje u stanju

1. Novi takt impuls postavlja bistabil B0 u stanje 1. Sada je napon UDA veći od napona Uul zbog

ĉega se bistabil B0 vraća u stanje 0 ĉime je konverzija završena.

Na slici 9.20. vidi se da se izlazna digitalna veliĉina 1010 dobije za sve vrijednosti ulaznog

analognog napona koje se kreću u rasponu od (10/15)·Uref do (11/15)∙Uref. To znaĉi da taĉnost

konverzije zavisi o broju bistabila registra, tj. broju bitova izlazne digitalne veliĉine i vrijednosti

referentnog napona unutrašnjeg DA konverora. Za n-bitni AD konvertor sa postupnom

aproksimacijom rezolucija iznosi:

Uref

2n-1

Dakle, sa većim brojem bitova i niţim iznosom referentnog napona biće manji koraci

promjene napona UDA, tj. veća taĉnost. MeĊutim, smanjivanje iznosa referentnog napona smanjuje

najveću moguću vrijednost ulaznog napona, a povećanje broja bitova izlazne digitalne veliĉine

produţava trajanje konverzije.

9.2.4. PARALELNI AD KONVERTOR

Paralelni AD konvertor (engl. flash converter) omogućava najbrţe pretvaranje analognog

napona u digitalni signal. Vrijeme konverzije paralenih AD konvertora jednako je kašnjenju signala

kroz sklopove, što znaĉi da je reda veliĉine nekoliko desetaka nanosekundi. Takav konvertor sastoji

se od odreĊenog broja komparatora i konvertora koda (slika 9.21.).

Slika 9.21. Paralelni AD konvertor

Na neinvertirajuće ulaze svih komparatora dovodi se istovremeno ulazni analogni napon

Uul, a na invertirajuće ulaze referentni naponi. Svaki komparator ima vlastiti iznos referentnog

napona. Vrijednosti referentnog napona rastu od najniţe vrijednosti Uref1 do najviše Uref7 za isti

iznos.


Komparatori kod kojih je ulazni analogni napon UA istog ili višeg iznosa od njegovog

pripadnog referentnog napona, daće na izlazu stanje 1. Komparatori kod kojih je analogni ulazni

napon UA niţeg iznosa od nivoa njihovih referentnih napona, dat će na izlazu stanje 0. Stanja na

izlazima komparatora predstavljaju neteţinski kod koji se pomoću konvertora koda moţe pretvoriti

u binarni broj (tabela 9.3.) Konvertor koda moţe se izvesti pomoću dekodera i kodera.

K7 K6 K5 K4 K3 K2 K1 B2 B1 B0

Uul<Uref1 0 0 0 0 0 0 0 0 0 0

Uref1<Uul<Uref2 0 0 0 0 0 0 1 0 0 1

Uref2<Uul<Uref3 0 0 0 0 0 1 1 0 1 0

Uref3<Uul<Uref4 0 0 0 0 1 1 1 0 1 1

Uref4<Uul<Uref5 0 0 0 1 1 1 1 1 0 0

Uref5<Uul<Uref6 0 0 1 1 1 1 1 1 0 1

Uref6<Uul<Uref7 0 1 1 1 1 1 1 1 1 0

Uref7<Uul 1 1 1 1 1 1 1 1 1 1

Tabela 9.3. Tabela stanja paralelnog AD konvertora

Paralelni AD konvertor na slici 9.21. ima 3-bitni izlaz što znaĉi da moţe dati osam

razliĉitih binarnih signala. Za to je potrebno sedam komparatora na ulazu koji rašĉlanjuju ulazni

analogni napon na osam nivoa. Ako digitalni izlaz paralelnog AD konvertora ima n bitova,

potrebno je 2n-1 komparatora. To ĉini najveći nedostatak tog AD konvertora jer je za višebitni izlaz

potreban vrlo velik broj komparatora.

Slika 9.22. Pojednostavljena blok šema popuparalelnog AD konvertora

Teškoća u vezi sa potrebom velikog broja komparatora rješava se, uz prihvatljivo

produţenje vremena konverzije, konverzijom u dva koraka tzv. poluparalelnim konvertorom (engl.

half-flash converter, subranging converter).

Kod poluparalelnog AD konvertora analogni signal pretvara se u m-bitni digitalni signal

koji ĉini dio izlaznoga n-bitnog signala od bita najveće teţine mjesta (MSB) naniţe (slika 9.22.).

Istovremeno se m-bitni signal pomoću unutrašnjeg m-bitnog DA konvertora pretvara u analogni

signal UDA koji se sa ulaznim analognim naponom UA dovodi na pojaĉalo razlike. Razlika ta dva

analogna napona pretvara se pomoću drugog paralelnog AD konvertora u k-bitni digitalni signal

koji ĉini drugi dio izlaznog n-bitnoga digitalnog signala. Integralne izvedbe takvih konvertora (12-

bitne i 14-bitne) imaju vrijeme konverzije reda veliĉine 500 ns.


Primjer 9.8.

Izraĉunati potreban broj komparatora za 8-bitni paralelni i 8-bitni poluparalelni AD

konvertor izveden pomoću dva 4-bitna paralelna pretvaraĉa.

Broj komparatora za 8-bitni paralelni AD konvertor:

28 - 1 = 256 - 1 = 255

Broj komparatora za 8-bitni poluparalelni AD konvertor:

2·(24 - 1) = 2·(16 - 1) = 2·15 = 30

9.2.5. SKLOPOVI ZA UZIMANJE I ĈUVANJE (DRŢANJE) UZORAKA

Prilikom razmatranja rada AD konvertora pretpostavljeno je da se ulazni analogni signal ne

mijenja unutar jednog ciklusa konverzije. To se moţe smatrati taĉnim ako je frekvencija ulaznoga

analognog napona vrlo mala u uporedbi sa frekvencijom konverzije jer se u tom sluĉaju moţe

smatrati da se ulazni napon neće promijeniti za vrijeme trajanja konverzije.

Kod analognih signala koji se brzo mijenjaju (signali viših frekvencija) potrebno je

analogni napon prije konverzije dovesti na sklop za uzimanje i drţanje (pamćenje) uzoraka (engl.

sample and hold circuit). Taj sklop uzima uzorak ulaznog analognog napona i odrţava ga stalnim

na ulazu AD-konvertora za vrijeme trajanja jednog ciklusa konverzije.

Slika 9.23. Šema osnovnog spoja sklopa za uzimanje i držanje uzoraka

Osnovni spoj sklopa za uzimanje i drţanje uzoraka prikazuje slika 9.23. To je zapravo

analogna memorija u kojoj kondenzator sluţi kao memorijski element. Ulazno pojaĉalo sa

pojaĉanjem 1 je sklop za prilagoĊenje ulaza sklopa za uzimanje uzoraka na izvor signala i djeluje

kao snaţni sklop (engl. buffer) koji omogućuje potrebnu struju za nabijanje kondenzatora.

Upravljaĉki sklop ukljuĉuje i iskljuĉuje sklopku S (FET ili diodni most).

Kad je sklopka S ukljuĉena (period uzimanja uzorka), kondenzator se nabije na iznos

ulaznog napona koji ostaje na njemu i za vrijeme kad je sklopka iskljuĉena.

Za vrijeme dok je sklopka iskljuĉena (period pamćenja uzorka), kondenzator odrţava stalan

analogni napon koji se dovodi na AD-konvertor. Dodatno operaciono pojaĉalo s velikim ulaznim

otporom i pojaĉanjem 1 sluţi da utoku perioda pamćenja smanji promjene napona kondenzatora na

najmanju mjeru.


ProizvoĊaĉi elektronskih komponenata proizvode veliki broj integralnih izvedbi sklopova

za uzimanje uzoraka i pamćenje. Postoji takoĊer velik broj integralnih izvedbi AD konvertora koji

sadrţe na ulazu sklop za uzimanje uzoraka i pamćenje.

9.2.6. PRIMJERI INTEGRALNIH IZVEDBI AD KONVERTORA

ProizvoĊaĉi integriranih elektronskih komponenata proizvode vrlo velik broj razliĉitih

izvedbi AD konvertora i ostalih komponenata potrebnih za rad konvertora (sklopovi za uzimanje

uzoraka i pamćenje, izvori referentnog napona). Pojedine izvedbe sadrţe u istom kućištu sklop za

uzimanje uzoraka i izvor referentnog napona. TakoĊer postoje izvedbe koje mogu obaviti AD

konverziju većeg broja ulaznih napona. Takvi sklopovi sadrţe na ulazu analogni multiplekser

kojim se po odreĊenom redoslijedu ulazni naponi dovode na ulaz AD konvertora. Nazivaju se

višekanalnim AD konvertorima. Integrirani sklop ADC 0801 je 8-bitni AD-konvertor s postupnom

aproksimacijom (slika 9.24.). Na izvode Uu+ i Uu

- prikljuĉuje se ulazni napon (diferencijalni ulazi).

Analogni ulazni napon AD konvertora jednak je razlici napona Uu+ i Uu

-. 8-bitni digitalni izlazni

signal dobije se na izvodima D0-D7. Potreban napon napajanja sklopa je + 5 V. Za izvor

referentnog napona moguće je koristiti se naponom napajanja. U tom sluĉaju izvod Uref/2 treba

ostati otvoren (na njemu je tada napon UCC/2). Podruĉje ulaznog analognog napona u tom sluĉaju

iznosi 0-5 V.

Ako se na izvod Uref/2 prikljuĉi napon u rasponu od 1,5 do 2,5 V referentni napon će

iznositi 3-5 V. U tom sluĉaju raspon vrijednosti ulaznih napona bit će takoĊe u rasponu 3-5 V.

Izvodi AGND i DGND su izvodi za uzemljenje analognog, odnosno digitalnog dijela AD

konvertora.

Izvod CLK IN sluţi za prikljuĉak vanjskog izvora takt impulsa potrebnog za rad AD

konvertora. Osim toga, sklop sadrţi unutrašnji izvor takt impulsa ĉija frekvencija ovisi o izvana

prikljuĉenim elementima R i C:

f=1

1,1∙RC

U tom sluĉaju otpornik R prikljuĉuje se izmeĊu izvoda CLK R i CLK IN, a kondenzator C

izmeĊu izvoda CLK IN i uzemljene toĉke.

Izvodi CS', RD' i WR' su upravljaĉki ulazi. Ulaz CS' (chip select) mora biti u stanju 0 kako

bi bila moguća AD konverzija i pristup do digitalnog signala na izlazima D0-D7. Ako je ulaz CS' u

stanju 1, nije moguć postupak AD konverzije bez obzira na stanje ostalih ulaza, a digitalni izlazi

D0-D7 bit će u stanju visoke izlazne impedanse Z.

Slika 9.24. AD konvertor ADC0801 Slika 9.25. Djelovanje ulaza AD konvertora


DovoĊenjem impulsa sa stanjem 0 na ulaz WR' daje se znak za poĉetak konverzije. Stanje 0 na

ulazu RD' omogućuje prolaz digitalnog podatka iz registra do digitalnih izlaza D0-D7. Izvod INTR'

je ulaz kojim se oznaĉava kraj AD konverzije. Na znak za poĉetak konverzije (opadajuća ivica na

ulazu WR') taj izlaz prelazi u stanje 1 i ostaje u njemu do kraja konverzije kada se vraća u stanje 0.

Sklop AD 7821 (Analog Devices) primjer je 8-bitnog poluparalenog AD konvertora sa ugraĊenim

sklopom za uzimanje uzoraka (slika 9.26.) UIN je izvod za ulazni analogni napon koji se moţe

kretati u rasponu od Uref- do Uref+ . Iznosi referentnog napona ograniĉene su iznosima napona

napajanja. Nominalne vrijednosti napona napajanja su UDD= + 5V i USS= 0V za unipolarni spoj

sklopa, odnosno UDD= + 5 V i USS = -5V za bipolarni spoj.

Primjer 9.9.

Izraĉunati napon rezolucije sklopa ADC 0801 ako je ulaz Uref/2: a) otvoren, b) spojen na

napon 1,5V.

napon rezolucije = 5 V/ (28-1) = 5 V/255 = 19,6 mV

napon rezolucije = 2-1,5 V/ (28-1) = 3 V/255 = 11,8 mV

Izvodi CS', RD', WR'/RDY i MODE su upravljaĉki ulazi. Ulaz CS' (chip select) je uobiĉajeni ulaz

kojim se omogućuje (stanje 0) ili zabranjuje (stanje 1) pristup signala do komponente. Ulazi

WR'/RDY (engl. write control input/ready status output), MODE i RD' (engl. read) sluţe za

utvrĊivanje jednog od mogućih naĉina rada AD konvertora s obzirom na osobine mikroprocesora

koji se moţe spojiti sa konvertorom. Izvod INT (engl. interrupt output) je izlaz koji prelaskom u

stanje 0 pokazuje da je završen ciklus AD konverzije. Ako je ulazni napon većeg iznosa od Uref+ -

1/2 LSB, izlaz OFL' (engl. owerflow output) po završetku konverzije daje stanje 0. Osim što

pokazuje prekoraĉenje ulaznog napona, taj izvod se moţe upotrijebiti za spajanje više sklopova u

kaskadu kad se ţeli postići viša rezolucija.

U tabeli 9.4. prikazane su nominalne vrijednosti ulaznih, referentnih i napona napajanja za sklop

AD 7821, a na slici 9.27. prenosne karakteristike u spoju unipolarnog i bipolarnog AD konvertora.

Ulazni napon konvertora iskazan je pomoću bita najmanje teţine mjesta 1LSB = FS/28 = 5 V/256

= 19,53 mV.

Tabela 9.4. Nominalne vrijednosti ulaznih, referentnih i napona napajanja sklopa AD7821

UDD(V) USS(V) Uref+(V) Uref

-(V) Uin(V) Spoj

+5 GND +5 GND 0-5 unipolarni

+5 -5 +2,5 -2,5 (-2,5)-(+2,5) bipolarni


Slika 3.26. Simbol sklopa AD7821 Slika 3.27. Prenosne karakteristike sklopa AD7821

u spoju a) unipolarnog AD konvertora

b) bipolarnog AD konvertora

Primjer 9.10

Odrediti vrijednost ulaznog napona uz koji će sklop 7821 u unipolarnom spoju na izlazima

DB7-DB0 dati stanje 1111 1110.

Za unipolarni spoj AD konvertora 7821 bit će izlazi DB u stanju 1111 1110 kad je ulazni

napon jednak FS-2LSB = 5V-2 (5:256) = 5V-0,039V = 4,961 V.

Primjer 9.11.

Odrediti uz pomoć prijenosne karakteristike stanje na izlazima DB sklopa AD7821 u spoju

bipolarnog konvertora ako je na ulaz prikljuĉen napon: a)1,2V,b)-1,2V.

a) Uu = (FS : 2 + 1,2) : LSB = (5:2 + 1,2)V: 19,53 mV = 189,45 = 189

DB= 18910= (128 + 0 + 32 + 16 + 8 + 4 + 0+ 1)10 = 1011 1101

b) Uu = (FS : 2 - 1,2) : LSB = (5 :2 - 1,2)V: 19,53 mV = 66,56 = 67

DB = 6710 = (64 + 0 + 0 + 0 + 0 + 2 + 1)10 = 0100 0011

Sklop AD7824 sliĉnih je osobina kao sklop AD7821. Osnovna razlika je u multiplekseru

na ulazu koji omogućava AD konverziju ĉetiri analogna napona (slika 3.28.). Koji će od ĉetiri

ulazna napona biti konvertovan, zavisi o stanju ulaza A0 i A1. Izvodi AIN1-AlN4 su ulazi za analogni

napon, a DB0-DB7 su digitalni izlazi. Sklop je predviĊen za jednostruko napajanje tako da se bez

dodatnih komponenata moţe ostvariti samo unipolarni pretvaraĉ (napajanje + 5V, ulazni napon 0-5


V). Izvodi CS', RD', RDY i INT' su izvodi za upravljanje i sinhronizaciju rada AD konvertora s

ostalim sklopovima sistema, prije svega mikroprocesorom.

Slika 9.28. Simbol AD konvertora sa multiplekserom


10. LITERATURA

INTRODUCTORY DIGITAL ELECTRONICS

Nigel P. Cook

1998 – Prentice – Hall, Inc.

DIGITALNA ELEKTRONIKA I

Stanko Paunović

1995 – Školska knjiga Zagreb

DIGITALNA ELEKTRONIKA II

Stanko Paunović

1995 – Školska knjiga Zagreb

DIGITALNA ELEKTRONIKA

Slobodan Zdravković, Milan Topalović

1986 – Zavod za udţbenike i nastavna sredstva Beograd

ELEKTRONIKA 2

Ratko Opaĉić

2006 – Zavod za udţbenike Beograd

DIGITALNI SKLOPOVI I UPRAVLJANJE

Stanko Paunović

2009 – Element Zagreb

ELEKTRONIĈKI SKLOPOVI

Stanko Paunović

2009 – Element Zagreb


11. SADRŢAJ 1. UVOD ....................................................................................................................................................... 1

1.1. ANALOGNI I DIGITALNI SIGNALI .................................................................................................. 2

1.2. PRENOS BINARNIH SIGNALA ......................................................................................................... 3

1.3. INTEGRALNI DIGITALNI SKLOPOVI.............................................................................................. 4

1.4. SISTEM ZA DIGITALNO UPRAVLJANJE ........................................................................................ 5

2. LOGIĈKI SKLOPOVI I LOGIĈKA ALGEBRA .................................................................................... 7

2.1. OSNOVNI LOGIĈKI SKLOPOVI ........................................................................................................ 8

2.1.1. SKLOP I ........................................................................................................................................ 8

2.1.2. SKLOP ILI.................................................................................................................................. 10

2.1.3. SKLOP NE ................................................................................................................................... 12

2.1.4. SKLOP NI .................................................................................................................................... 13

2.1.5. SKLOP NILI ................................................................................................................................. 15

2.1.6. MEĐUSOBNO POVEZIVANJE OSNOVNIH LOGIĈKIH SKLOPOVA ................................. 17

2.1.7. SKLOPOVI ISKLJUĈIVO ILI I ISKLJUĈIVO NILI ................................................................. 18

2.2. LOGIĈKA ALGEBRA ........................................................................................................................ 19

2.2.1. OSNOVNA PRAVILA LOGIĈKE ALGEBRE ........................................................................... 19

2.2.2. ZAKONI LOGIĈKE ALGEBRE ................................................................................................. 21

2.2.3. DE MORGANOVE TEOREME .................................................................................................. 23

2.2.4. UNIVERZALNOST LOGIĈKIH SKLOPOVA NI I NILI .......................................................... 24

2.3. SLOŢENI LOGIĈKI SKLOPOVI ....................................................................................................... 27

2.3.1. TABELE ISTINE LOGIĈKIH FUNKCIJA ................................................................................. 27

2.3.2. MINIMIZACIJA LOGIĈKIH FUNKCIJA .................................................................................. 30

3. SKUPINE INTEGRALNIH DIGITALNIH SKLOPOVA ..................................................................... 36

3.1. KARAKTERISTIĈNE VELIĈINE INTEGRALNIH DIGITALNIH SKLOPOVA ........................... 37

3.1.1. NAPAJANJE SKLOPOVA I POTROŠNJA SNAGE .................................................................. 37

3.1.2. ULAZNI I IZLAZNI NAPONI .................................................................................................... 37

3.1.3. IMUNOST NA SMETNJE ........................................................................................................... 38

3.1.4. ULAZNE I IZLAZNE STRUJE ................................................................................................... 40

3.1.5. FAKTOR GRANANJA ................................................................................................................ 40

3.1.6. BRZINA RADA DIGITALNIH SKLOPOVA ............................................................................. 41

3.2. DIGITALNI SKLOPOVI SA BIPOLARNIM TRANZISTORIMA ................................................... 42

3.2.1. SKLOPOVI SKUPINE TTL ........................................................................................................ 42

3.2.2. KARAKTERISTIĈNE VELIĈINE SKLOPOVA SKUPINE TTL .............................................. 44

3.2.3. SKLOPOVI S OTVORENIM KOLEKTOROM .......................................................................... 48

3.2.4. SKLOPOVI SA TRI STANJA ..................................................................................................... 49

3.3. DIGITALNI SKLOPOVI SA UNIPOLARNIM TRANZISTORIMA ................................................ 52

3.3.1. SKLOPOVI SKUPINE MOS ....................................................................................................... 52

3.3.2. SKLOPOVI SKUPINE CMOS..................................................................................................... 53

3.3.3. KARAKTERISTIĈNE VELIĈINE SKLOPOVA SKUPINE CMOS .......................................... 54

3.3.4. OSJETLJIVOST SKLOPOVA SA UNIPOLARNIM TRANZISTORIMA NA STATIĈKI

ELEKTRICITET ......................................................................................................................... 57

3.3.5. SKLOPOVI SKUPINE BICMOS................................................................................................. 57

3.4. MEĐUSOBNO SPAJANJE SKLOPOVA RAZLIĈITIH SKUPINA ................................................. 58

3.4.1. SPAJANJE IZLAZA SKLOPOVA TTL SA ULAZOM SKLOPOVA CMOS ........................... 58

3.4.2. SPAJANJE IZLAZA SKLOPOVA CMOS SA ULAZOM SKLOPOVA TTL ........................... 59

3.4.3. MEĐUSOBNO SPAJANJE DIGITALNIH SKLOPOVA S OSTALIM SKLOPOVIMA .......... 59

4. AKOMULACIONA I UOBLIĈAVAĈKA KOLA ................................................................................ 61

4.1. RC KOLO ............................................................................................................................................ 62

4.1.1. ODZIV RC KOLA NA USAMLJENI PRAVOUGAONI IMPULS ............................................ 63

4.1.2. ODZIV RC KOLA NA POVORKU PRAVOUGAONIH IMPULSA ......................................... 63

4.2. DIODNI UOBLIĈAVAĈI ................................................................................................................... 64


4.2.1. SERIJSKI DIODNI UOBLIĈAVAĈ .......................................................................................... 64

4.2.2. PARALELNI DIODNI UOBLIĈAVAĈ ...................................................................................... 64

4.3. TRANZISTORSKI UOBLIĈAVAĈ .................................................................................................. 65

5. MULTIVIBRATORI .............................................................................................................................. 66

5.1. BISTABILNI MULTIVIBRATORI ................................................................................................... 67

5.1.1. TRANZISTORSKA IZVEDBA BISTABILA ............................................................................. 67

5.1.2. SR FLIP-FLOP ............................................................................................................................. 69

5.1.2. UPRAVLJANI SR FLIP-FLOP .................................................................................................... 70

5.1.3. D FLIP-FLOP ............................................................................................................................... 71

5.1.4. IVICOM OKIDANI FLIP-FLOP ................................................................................................. 72

5.1.5. JK FLIP-FLOP............................................................................................................................. 74

5.1.6. DVOSTRUKI FLIP-FLOPOVI .................................................................................................... 75

5.1.7. FLIP-FLOPIVI SA ASINHRONIM ULAZIMA .......................................................................... 75

5.1.8. INTEGRALNE IZVEDBE FLIP-FLOPA .................................................................................... 76

5.2. MONOSTABILNI MULTIVIBRATORI ............................................................................................ 79

5.2.1. TRANZISTORSKA IZVEDBA MONOSTABILA ..................................................................... 79

5.2.2. SKLOPOVI ZA KAŠNJENJE IMPULSA IZVEDENI POMOĆU OSNOVNIH LOGIĈKIH

SKLOPOVA ................................................................................................................................. 80

5.2.3. INTEGRALNE IZVEDBE MONOSTABILA ............................................................................. 80

5.2.4. INTEGRALNI MONOSTABIL 74121 ........................................................................................ 81

5.2.5. INTEGRALNI MONOSTABIL 74123 ........................................................................................ 82

5.3. ASTABILNI MULTIVIBRATORI ..................................................................................................... 83

5.3.1. TRANZISTORSKA IZVEDBA ASTABILA .............................................................................. 83

5.3.2. IZVEDBA ASTABILA POMOĆU LOGIĈKIH SKLOPOVA .................................................... 85

5.3.3. INTEGRALNE IZVEDBA ASTABILA ...................................................................................... 86

5.4.VREMENSKI SKLOP .......................................................................................................................... 86

5.4.1. IZVEDBA MONOSTABILA POMOĆU VREMENSKOGA SKLOPA 555 ............................. 87

5.4.2. IZVEDBA ASTABILA POMOĆU VREMENSKOGA SKLOPA ............................................. 88

6. REGISTRI I BROJAĈI .......................................................................................................................... 90

6.1. REGISTRI ............................................................................................................................................ 91

6.1.1. REGISTRI SA PARALELNIM UPISOM I ĈITANJEM PODATAKA ...................................... 91

6.1.2. REGISTRI SA SERIJSKIM UPISOM I ĈITANJEM PODATAKA ........................................... 92

6.1.3. REGISTRI S PARALELNIM I SERIJSKIM UPISOM I ĈITANJEM PODATAKA ................. 93

6.1.4. REGISTRI S POMAKOM PODATKA U OBA SMJERA .......................................................... 95

6.1.5. REGISTRI SA TRI IZLAZNA STANJA ..................................................................................... 96

6.1.6. REGISTAR KAO BROJAĈ ......................................................................................................... 98

6.2. BROJAĈI ........................................................................................................................................... 101

6.2.1. BINARNI BROJAĈ ................................................................................................................... 101

6.2.2. DEKADNI BROJAĈ ................................................................................................................. 104

6.2.3. BROJAĈ PREMA NAZAD ....................................................................................................... 105

6.2.4. INTEGRALNE IZVEDBE BROJAĈA ...................................................................................... 106

6.2.5. SINHRONI BROJAĈI ................................................................................................................ 108

6.2.6. INTEGRALNI SINHRONI BROJAĈI ....................................................................................... 110

7. SLOŢENI KOMBINACIONI SKLOPOVI .......................................................................................... 112

7.1. ARITMETIĈKI SKLOPOVI ............................................................................................................. 113

7.1.1. SKLOPOVI ZA SABIRANJE .................................................................................................... 113

7.1.2. SABIRANJE VIŠEBITNITI BROJEVA .................................................................................... 114

7.1.3. DIGITALNI KOMPARATOR ................................................................................................... 116

7.1.4. ARITMETIĈKO-LOGIĈKA JEDINICA ................................................................................... 117

7.2. SKLOPOVI ZA KODIRANJE I DEKODIRANJE ........................................................................... 119

7.2.1. KODER ...................................................................................................................................... 119

7.2.2. DEKODER ................................................................................................................................. 122

7.3. UPRAVLJAĈKI SKLOPOVI DISPLEJA ......................................................................................... 125


7.3.1. 7 - SEGMENTNI DISPLEJI ....................................................................................................... 125

7.3.2. UPRAVLJANJE 7-SEGMENTIM DISPLEJIMA ..................................................................... 127

7.3.3. DISPLEJI SA TAĈKASTOM MATRICOM ............................................................................ 128

7.4. SKLOPOVI ZA SELEKTIRANJE I DISTRIBUCIJU DIGITALNIH PODATAKA ....................... 130

7.4.1. MULTIPLEKSER ILI SELEKTOR ........................................................................................... 130

7.4.2. DEMULTIPLEKSER ................................................................................................................. 132

7.4.3. PARITETNI SKLOP .................................................................................................................. 134

7.5. PROGRAMIBILNE LOGIĈKE KOMPONENTE ............................................................................ 135

7.5.1. PROGRAMIBILNO LOGIĈKO POLJE .................................................................................... 136

7.5.2. PROGRAMIBILNE LOGIĈKE KOMPONENTE PAL ............................................................ 138

7.5.3. PROGRAMIBILNE LOGIĈKE KOMPONENTE GAL ............................................................ 139

8. MEMORIJE .......................................................................................................................................... 143

8.1. MEMORIJE SA DIREKTNIM PRISTUPOM (RAM) ...................................................................... 144

8.1.1. SVOJSTVA I KARAKTERISTIĈNE VELIĈINE RAM MEMORIJA ..................................... 144

8.1.2. STATIĈKE MEMORIJE ............................................................................................................ 147

8.1.3. MEĐUSOBNO SPAJANJE MEMORIJSKIH SKLOPOVA ..................................................... 149

8.1.4. STALNE MEMORIJE ................................................................................................................ 151

8.1.5. DINAMIĈKE MEMORIJE ........................................................................................................ 152

8.1.6. OSVJEŢIVANJE PODATAKA DINAMIĈKE MEMORIJE .................................................... 154

8.1.7. MAGNETOOTPORNE MEMORIJE ......................................................................................... 155

8.1.8. FEROELEKTRIĈNE MEMORIJE ........................................................................................... 157

8.1.9. SEKVENCIJALNE MEMORIJE ............................................................................................... 159

8.2. ROM MEMORIJE .......................................................................................................................... 161

8.2.1. VRSTE I OSOBINE ROM MEMORIJA ................................................................................... 161

8.2.2. FABRIĈKI PROGRAMIBILNI ROM ....................................................................................... 162

8.2.3. PROGRAMIBILNE ROM MEMORIJE - PROM ...................................................................... 164

8.2.4. IZBRISIVE PROGRAMIBILNE ROM MEMORIJE - EPROM ............................................... 165

8.2.5. ELEKTRIĈKI IZBRISIVE PROGRAMIBILNE ROM MEMORIJE – EEPROM ................... 167

8.2.6. FLEŠ MEMORIJE ...................................................................................................................... 168

9. DIGITALNO – ANALOGNA I ANALOGNO – DIGITALNA KONVERZIJA ................................ 171

9.1. DIGITALNO – ANALOGNA KONVERZIJA ................................................................................. 172

9.1.1. OSOBINE DA KONVERTORA ................................................................................................ 172

9.1.2. DA KONVERTOR SA LJESTVIĈASTOM OTPORNOM MREŢOM .................................... 174

9.1.3. PRIMJERI INTEGRALNIH IZVEDBI DA KONVERTORA ................................................... 177

9.2. ANALOGNO – DIGITALNA KONVERZIJA................................................................................. 181

9.2.1. OSOBINE AD KONVERTORA ................................................................................................ 181

9.2.2. AD KONVERTOR S DVOJNIM NAGIBOM ........................................................................... 182

9.2.3. AD KONVERTOR SA POSTUPNOM APROKSIMACIJOM.................................................. 184

9.2.4. PARALELNI AD KONVERTOR .............................................................................................. 185

9.2.5. SKLOPOVI ZA UZIMANJE I ĈUVANJE (DRŢANJE) UZORAKA ...................................... 187

9.2.6. PRIMJERI INTEGRALNIH IZVEDBI AD KONVERTORA ................................................... 188

10. LITERATURA ................................................................................................................................. 192

11. SADRŢAJ ........................................................................................................................................ 193

skripta - digitalna tehnika

Documents