organizacion de computadoras unidad 2 arquitectura de

ORGANIZACION DE COMPUTADORAS

1

ING. AGUILERA SERGIO OMAR

UNIDAD 2

Arquitectura de Computadoras(501 -560)

ARQUITECTURA PC - MOTHERBOARD

UNIVERSIDAD DE BELGRANO – FAC. ING. Y TECNOLOGIA INFORMATICA

2Ing. Sergio Aguilera Unidad 2: Arq. Computadoras

ARQUITECTURA PC – MOTHER ACTUAL

NORTHBRIGDE

SLOTs PCI(MODEMS - SONIDO

PCI – EXPRESS X(REEMP PCI –

MULTIFUNCION)

PCI – EXPRESS X16(VIDEO NUEVO)

MOLEX – VIDEOSLI O CROSS FIRE

CONECT COOLER CPU)

12 V

PANEL TRASERO(USB – SERIE – PARALELO – WIREFIRE – AUDIO

VIDEO, ETC)


3

RAM

DDR2

MICROPROCESADOR(ZIP O SOCKET)

PILA (CMOS-CK)

SOUTHBRIGE CONECTOR DISQUETERAP-ATA (IDE)

40 U 80 PINS HDs VIEJOS Y CDROM

CONECTOR FRONTALES(POWER – LED – HD - PARLANTE

CONECTOR S-ATAHDs NUEVOS Y RAID

(MODEMS - SONIDOBIOS)

ALIM ATX FUENTE

Ing. Sergio Aguilera Unidad 2: Arq. Computadoras

COMPUTADORA: Intel 8088 (8bits)

ES

CS

SS

DS

IP

CIRCUITO OPERACIONAL

4

3

2

1

BUS DE CONTROL

SISTEMA DE CONTROL DE LA UNIDAD DE EJECUCION

INTERFAZ CON LA MEMORIA

COLA DE SECUENCIA DE BYTES

DE INSTRUCCCIONES


4

FLAGS

BUS INTERNO (DATOS Y DIRECCIONES)

IP

AH AL

BH BL

CH CL

DH DL

SP

BP

SI

DI

ALU

UNIDAD DE

EJECUCION



COMPUTADORA: ARQUITECTURA

UC {REGISTROS} ALU

CK INTERFASE I/O

ROM RAM

UC DE LA UMC

CACHE

UC CACHE


BUS DEL SISTEMA

SISTEMA DE I/OPERIFERICOSPERIFERICOS

PC (CONTADOR DE PRG)

DECODE

CKSECUENCIADOR

UNIDAD DE CONTROL


6

RI

BUS INTERNO DEL SISTEMA

MICROORDENES


SECUENCIA DE EJECUCION DE UN PROGRAMA

PROGRAMA EJECUTABLE

CARGADOR A UMC PROGRAMA EN EJECUCIÓN DIVIDIDO EN

PROCESOS , UMC

EL PROCESADOR COPIA IMAGEN DEL PROCESO A

LOS REGISTROS INTERNOS

CICLO DE BUSQUEDA


7

EJECUCIÓN DE LA IMAGEN DEL PROCESO

EN LA CPU

DEVOLUCIÓN DEL RESULTADO A UMCCICLO DE EJECUCION


UNIDAD ARITMETICO LOGICA

REGISTROS FLAGS

ACUMULADOR

RES


OVERFLOW


8

REN 1


MICROORDENES

REN 2

OVERFLOW

ZERO

NEGATIVO

I/O

CARRY

...

ESTADOS QUE VAN AL BUS DE CONTROL


UNIDAD MEMORIA CENTRAL

BUS DE DATOSBUS DE DIRECCIONES

DIRECCIÓN N


9

SISTEMA OPERATIVO

DIRECCIÓN 0DMS DmS

PALABRA DE N-BITS ALMACENADA EN ESA

DIRECCION

DIRECCIONES (FILAS)

ESTRUCTURA REGISTRO DE UMC


UNIDAD MEMORIA CENTRAL

BUS DE

DIRECCIONES

R

DIR 1 DATO 1

DIR 2 DATO 2

RDM RDM

BUS DE DATOS

UMC


10

R

DIR N DATO N

W


JERARQUIA DE MEMORIA

Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e

interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: 84-205-3177-4


11

Figura 1.14. La jerarquía de la memoria.


MEMORIA: DESCENSO POR LA JERARQUIA

� DISMINUCION DEL COSTO POR BIT.

� AUMENTO DE LA CAPACIDAD.


12

� AUMENTO DEL TIEMPO DE ACCESO.

� DISMINUCION DE LA FRECUENCIA DE

ACCESO A LA MEMORIA POR PARTE DEL

PROCESADOR:

�CERCANIA DE REFERENCIAS.


MEMORIA CACHE

Transferencia de palabrasTransferencia de bloques

Es una parte de la memoria principal que se puede

utilizar

como buffer para guardar temporalmente los datos

transferidos con el disco. Memoria temporal


13

Transferencia de palabras

CPU Cache Memoria principal

Figura 1.16. Cache y memoria principal.




Número de entrada Etiqueta Bloque

Longitud de bloque(K palabras)

Direcciónde memoria

Bloque (K palabras)


MEMORIA CACHE

14

(a) Cache

Bloque

Longitud de palabra

(b) Memoria principal

Figura 1.17. Estructura de cache/memoria principal.




BUSES DEL SISTEMA

BUS DEL SISTEMA (DATOS + CONTROL)

CPU UMC CLOCK


15

SCSI RS-232 // IDE VIDE

O

KEYB DMA GAME

PORT

LAN FAX

MODEM

CDROM

TTY

LPT nn

HDs

TRC KEYB

XX

JOYSTICK

NIC

MODEM


BUSES:DISPOSICION EN PC TRADICIONAL

PROCESADOR

CACHE

EXTERNA

BUS DEL

PROCESADOR (ALTA VELOCIDAD)


16

CHIPS

CONTROL DE

BUS

I/O

RANURADA

I/O

INTEGRADA

RAM

BUS DE E/S

(BAJA VELOCIDAD)

BUS DE MEMORIA (BAJA VELOCIDAD)

BUS DE E/S

(BAJA VELOCIDAD)

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson

Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9


BUSES: LOS MÁS IMPORTANTES

BUS CARACTERISTICAS

PROCESADOR LLAMADO FSB (BUS FRONTAL)TRANSFIERE INFO ENTRE CACHE Y LA UMC.VELOC. DE 66, 100, 133, 200MHZ.64 BITS

AGP(PUERTO ACELERADOR DE

32 BITSVELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X).


17

ING. AGUILERA SERGIO OMAR

(PUERTO ACELERADOR DE GRAFICOS)

VELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X).ANCHO DE BANDA; 1.066MB/SCONECTADO AL CONTROLADOR DE MEMORIA

PCI(INTERFAZ CON PERIFERICOS)

32 BITS Y 33MHZ DE VELOC. VERSION OPCIONAL DE 64 BITS Y 66MHZ.CONECTADO AL CONTROLADOR DE MEMORIA.CINCO RANURAS DE 32 BITS EN MOTHERS.CONECTA SCSI, NICs, VIDEO, IDE Y USB

ISA 8 MHZ, 16 BITS. PARA PERIF. LENTOS


BUSES: NORMALIZACION

NORMA PALABRA(BITS)

VELOC.(MHZ)

ANCHO DE BANDA (MB/S)

XT 8 4.77 2.39

ISA 816

4.778.33

2.398.33

EISA(NO USADOS)

32 8.33 33.3

VLB 32 33.33 133.33


18

VLB(NO USADOS)

32 33.33 133.33

PCI 32 33.33 133.33

PCI-2X 32 66.66 266.66

PCI 64 BITS 64 33.33 266.66

PCI –2X 64 BITS 64 66.66 533.33

AGP 32 66.66 266.66

AGP-2X 32 66.66 533.33

AGP-4X 32 66.66 1066.66

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson

Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9


ESTADOS QUE VAN AL

BUS DE CONTROL

CICLO DE UNA INSTRUCCION

RI

PC (CONTADOR

DE PRG)

DECODE

CK

SECUENCIADOR


MICROORDENES

REGISTROS FLAGS

RES

MICROORDENES


REN

1REN

2

ACUMULADOR

OVERFLOW

ZERO

NEGATIVO

I/O

CARRY

...UC

ALU

19

560-04-93


BUS DE DIRECCIONES

R

DIR 1 DATO 1DIR 2 DATO 2

DIR N DATO N

RDM RDM

BUS DE DATOS

W

UMC


BIBLIOGRAFIA DE REFERENCIA


� · Estructuras y Diseño de Computadoras (La Interfaz hardware/Software). David.Patterson y John Hennessy. 4ta Edición. Ed. Reverte. Barcelona, 2011.

� Organización y Arquitectura de Computadores. Willams Stallings. Prentice-Hall. 2006.7ed.

� · Organización y Arquitectura de Computadoras. Jaime Martinez Garza, Jorege AgustínOlvera Rodríguez. Prentice-Hall. 1era Edición. 2000.

� · Manual de Actualización y reparación de PCs, 12 edición. Scott Mueller. Que, PrenticeHall, 2001.


Hall, 2001.

� · Organización de Computadores, un enfoque estructurado, 7 edición. AndrewTanenbaun. Prentice Hall, 2001.

� · ESTRUCTURA INTERNA DE LA PC. Gastón C. Hillar. Ed. Hasa. 4ta. Edición. Bs.As.Feb.2004.

� · ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES. Willams Stallings. Prentice-Hall. 2000.

� · CIENCIAS DE LA COMPUTACION. Brookshear. Addison Wesley.

� · REDES DE ORDENADORES. Andrew Tannenbaum. Prentice Hall.

FIN DEL UNIDAD 2

ARQUITECTURA COMPUTADOR



organizacion de computadoras unidad 2 arquitectura de

Documents