informatique industrielle eric magarotto -...

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Introduction Plan en´ eralit´ es Bus Traditionnels Bus Emergeants DAQ Conclu L3 : EEA - IE - EIA - Informatique Ann´ ee 2009-20010 Informatique Industrielle Eric Magarotto [email protected] http://www.greyc.ensicaen.fr/ ˜ emagarot/ Universit´ e de Caen Basse-Normandie (UCBN) epartement de Physique - EEA (UFR Sciences) & epartement d’Informatique (UFR Sciences) Ann´ ee 2009 - 2010 Eric Magarotto Informatique Industrielle 1 1 / 139

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L3 : EEA - IE - EIA -Informatique

Annee 2009-20010

Informatique Industrielle

Eric [email protected]

http://www.greyc.ensicaen.fr/ emagarot/

Universite de Caen Basse-Normandie (UCBN)Departement de Physique - EEA (UFR Sciences) &

Departement d’Informatique (UFR Sciences)

Annee 2009 - 2010

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Plan

1 Generalites sur l’echange des donnees

2 Bus Traditionnels

3 Bus Emergeants

4 Acquisition de donnees

5 Conclusion et perspectives

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Plan1 Generalites sur l’echange des donnees

L’histoire...ArchitectureEchange de DonneesLes differents bus de communication

2 Bus TraditionnelsBus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

3 Bus EmergeantsUSBIEEE 1394Ethernet

4 Acquisition de donneesPrincipe de l’acquisitionUn exemple de carte : Microlab (Digimetrie)

5 Conclusion et perspectivesEric Magarotto Informatique Industrielle 1 3 / 139

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Un peu d’histoire . . .

Generation 0 (1642− 1945) : Les calculateurs mecaniques

Depuis Pascal via Leibniz puis Babbage pour aboutir a Aiken (1944).

Generation 1 (1945− 1955) : Les tubes

Avec guerre, premier ordinateur (Turing) puis Von Neuman l’IAS etcommercialisation UNIVAC.

Generation 2 (1955− 1965) : Les transistors

invention chez Bell (1948).DEC (1961) : premier mini-ordinateurIBMdebut de l’influence du logiciel et langage.

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Un peu d’histoire (2)

Generation 3 (1965− 1980) : Circuits integres

course a la puissance (IBM, DEC).

Generation 4 (1980−?) : VLSI : Very Large Scale Integration

integration des transistors dans une puce : miniaturisationevolution de la capacite de traitement et du cout : informatique grandpublicApple & IBM leaders mondiauxSystemes d’exploitation (DOS, OS2, Windows, UNIX, LINUX)architecture RISC (plutot que CISC)multi cœurs (limite de la loi de Moore)

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Architecture en couchesPourquoi ? Differents materiels

”Device” d’un constructeur unique sur un reseau 7→ pas de pB (hard &soft) !”Device” differents (avant les standards) 7→ bcp de pB 7→ “closesystems” ! ! ! !Solution : “open systems” 7→ interchangeabilite.1978 : OSI (Open System Interconnection) → modele de reference quisimplifie et hierarchise les communications de donnees selon 7 niveaux (oucouches).

Definition (OSI simplifie)

Dans l’industrie : temps est + important que de nombreusesfonctionnalites dans la transmission de l’information : adoption dumodele simplifie a 3 couches : application (la + haute) etdonnee-physique (les 2 + basses).

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Architecture en couches (2)

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Architecture en couches (3)

Details : Les couches

niveau 1 : application : transfert de fichier, echanges de messagesniveau 2 : presentation : format des donneesniveau 3 : session : organisation et synchronisation des echangesniveau 4 : transport : canal de transfert des messages entre processniveau 5 : reseau : routage optimal entre noeuds du reseauniveau 6 : data link : mise en forme des trames et correction

d’erreurs des donneesniveau 7 : physique : caracteristiques mecaniques et electriques du

systeme

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Architecture en couches (4)

Exemple

Un manager francais a Paris envoie un courrier contenant une demande a un colleguequi parle anglais a Chicago. Il dicte la lettre a sa secretaire. Cette lettre passe par unassistant qui verifie les coordonnees et enregistre la demande. Le manager americainrecoit le courrier et fait le necessaire pour assurer un service de qualite devolu a cecourrier. Il en fait aussi une copie. Un assistant aux USA prend en charge ce courrieret decide que ce copurrier doit d’abord passer par une companie de Boston (qui estconcernee par ce courrier). Il prevoit les destinations futures a travers les differentsservices de la companie americaine. La poste prend ce courrier en charge (poids,tampon, etc...) pour Chicago via Boston. Enfin, le courrier arrive dans la boite auxlettres de la companie de Chicago.

niveau 1 : application : le managerniveau 2 : presentation : la secretaireniveau 3 : session : l’assistantniveau 4 : transport : le manager americainniveau 5 : reseau : assistant americainniveau 6 : data link : la posteniveau 7 : physique : boite aux lettres de Chicago

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Architecture interneVon Neuman

a la base de presque tous les ordinateurs → 4 parties :

1 memoire2 unite arithmetique et logique3 unite de controle4 dispositifs d’entrees sorties

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carte mere

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microprocesseur

caracterise par : freq. d’horloge (en MHz), largeur des bus (donnees etadresse), memoire adressable, nb de transistors et taille de gravureperfs : CPI + MIPS ← freq. Horloge + jeu instructions (CISC - RISC)

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Memoire Principale

caracteristiques generales

memoire = circuit permettant d’enregistrer, de conserver et de restituerdes informations (donnees)codage des adresses sur ”n” bits = 2n cases memoiresentree de commande → R/Wentree de selection → mise en haute impedance

caracteristiques - criteres

capacite = nb bits (en Ko, Mo, Go)format des donnees → largeur (en bits ou octets) du mot memorisabletemps d’acces : qui s’ecoule entre instant ou l’operation (R/W ) est lanceeet l’instant ou donnee est effectivement disponible sur bus de donneestemps de cycle : intervalle min separant 2 demandes succ. de R (ou W)debit : nb max d’informations / sec lues (ou ecrites)volatilite : la permanence des informations en memoire

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Definition (RAM)

Une memoire vive (RAM : Random Access Memory) sert au stockagetemporaire des donnees. Elle doit avoir un temps de cycle tres courtpour ne pas ralentir le microprocesseur. Volatiles, statique (SRAM) oudynamique (DRAM)

Definition (ROM)

memoires non volatiles appelees memoires mortes (ROM : Read OnlyMemory). La seule operation possible (apres programmation) est unelecture

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ROM prog. usine,non modifiable, tres rapide

PROM programmable une seule fois, cout relativement faible

EPROM reprogrammable (entierement) et souvent (≈ 1000)

EEPROM EPROM amelioree car effacable mot par mot, cout eleve

FLASH cle USB, lecteur MP3, PDA,..., EEPROM particuliere

Hierarchie

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Memoire Secondaire (de masse)

HDD

capacite (en Go)temps de positionnement de latete, latencedebit de pointe, rapiditecontroleur de disquetaille des caches (ou buffers)

Disque Optique

CD, DVD

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Principe des communications

pre-requis : 3 elements

Source (emetteur) : convertit information adaptee au support d’echangeRecepteur : accepte le signal et (re)convertit les donnees originellesSupport : ligne de communication : transport du signal (fils, fibre optique,radio, satellite)

Comprehension mutuelle

type de signal utilisedefinition des “1” et “0” logiquescodage utilisemaintenir la synchronisation entre emetteur et sourcegestion du flux de donnees (eviter engorgement)detection et correction d’erreurs

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Signaux & codage

introduction

1 choisir le codage de l’information (RZ, NRZ, Manchester, ...)2 type des donnees : de nature sonore, texte, graphique3 representation adoptee : analogique ou numerique4 transmission : sens des echanges, mode et synchronisation

inconvenient des signaux numeriques

deformation, importance de la bande passante → effet capacitif

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Modes de transmissionetats logiques

1 asymetrique : 2 niveaux de tensions (ex : RS232)2 symetrique (differentiel) : difference de tension (ex : USB)

remarque : dependant du support physique de communication : filaire(cable), aerien (ondes hertziennes), optique (fibre, laser) !

perturbations

CEMparasites (bruit),affaiblissement (proportionnel a la longueur et la frequence)distorsion (dephasage).etc . . .

rapidite

Bauds : nombre de bits de donnees transmis par seconde.

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Modes de transmission (suite)

simplex

Les donnees circulent dansun seul sens (emetteur versrecepteur)

half duplex

Les donnees circulent dansles 2 sens mais passimultanement : bandepassante utilisee enintegralite

full duplex

Les donnees circulent demaniere bidirectionnelle etsimultanement : bandepassante / 2 (saufmultiplexage)

multipoint point a point

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serie

les bits sont transmis les uns a lasuite des autres, sur une seule etmeme ligne

parallele

les bits sont transmis a plusieurs enmeme temps (octet) sur plusieurslignes disposees en parallele

remarques

la transmission parallele supporte mal les hautes frequencestransmission serie, un seul fil transporte l’information (les donnees et doncpas d’horloge) → pb de synchronisation

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synchrone

emetteur et recepteur necessitent memefrequence d’horloge (pour lasynchronisation). Le plus lent impose doncle rythme des communications. On parlealors de transmission orientee message.Temps qui separe l’envoi de 2 messages doitetre un multiple de la duree d’un bit. Lemessage commence par un ou plusieurscaracteres de synchronisation puis la totalitedes donnees. Pas de controle d’erreurs.

asynchrone

transmission caractere par caractere, letemps entre deux caracteres (2 blocs debits) n’etant pas defini. Chaque caractereest entoure de bits de controle (en sus depayload). Avantage : simplicite de lamethode (le caractere est envoye des que latouche est appuyee). La synchronisation estdonc imposee par le protocole. On parle detransmission orientee caractere.

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Definition (Protocole)

Notion identique a la langue. Regles strictes de communication (question & reponses).Procedures de recuperation en cas d’erreur ou ”timeout”. Le protocole doit etre connude l’emetteur et du recepteur.

par scrutation (”polling”)

Le µP interroge l’interface : donnees atraiter ? Sinon, il attend ⇒ ralentit lescomm. (µP monopolise en permanence).

par interruption (”interrupt”)

Signal asynchrone au programme en cours.µP n’attend pas la disponibilite de ladonnee → peut executer autre programme.

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probleme : intervention constante du µP pour transferer des donnees entrela memoire et les modules d’E/S

solution : DMA (Direct Memory Access)

Principe : decharger µP des operations d’E/S, les confier a un controleur qui se charged’acceder a la memoire a la demande des peripheriques ⇒ presence d’un modulesupplementaire sur le bus systeme (controleur DMA en vol de cycles ou rafale).

erreurs

detecter et/ou corriger :

parite (horizontale ou verticale)checksum (parite verticale et horizontale croisees)CRC (Cyclic Redundancy Check)

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Definition (Bus)

Conducteur servant de canal de transmission commun entre plusieurscircuits qui peuvent s’y connecter a la demande, soit en tantqu’emetteurs, soit en tant que recepteur ou les deux.

Definition (Port)

Dans le cas ou la ligne sert uniquement a la communication entre deuxcomposants materiels, on parle de port.

Description

connectique particuliere a chaque busprotocole d’echange propre a chaque busl’ensemble des operations est assure par un controleur de bus (interfaced’E/S) qui assure une bonne communication entre le peripherique et lesysteme.

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Architecture interne

lignes d’adresses : liaison bidirectionnelle qui permet la selection(l’adressage) des informations a traiter dans un emplacement memoirelignes de donnees : liaison bidirectionnelle qui assure le transfert desinformations (R ou W) entre un element et un autrelignes de commandes : liaison pour assurer la synchronisation des fluxd’informations sur les bus de donnees et d’adresses. Les signaux decommandes que l’on peut rencontrer sont l’horloge (“clock”), les signauxde demandes d’interruption (INT Request) et d’accord (“acknowledge”),les signaux d’arbitrage des echanges, le controle des echanges (read orwrite, type de transfert, types des donnees) etc...

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Controleur de Bus (ou d’interface)

L’architecture est generale :

un registre de commande : le processeur y decrit le travail a effectuer(sens du transfert, mode du transfert)un (ou plusieurs) registre(s) de donnees : il(s) contien(nen)t les mots aechanger entre le processeur et la memoireun registre d’etat : il indique si l’unite d’echange est prete, si l’echanges’est bien deroule

arbitrage

Le bus sert aussi bien au µP qu’au controleur lorsqu’ils dialoguent avec la memoire. Sile µP et le controleur souhaitent utiliser simultanement le bus, il est necessaire deproceder a un arbitrage pour decider qui va en prendre le controle et devenir ainsi lemaıtre du bus. Chaque protocole possede une (ou plusieurs) methode(s) d’arbitrageparticuliere.

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Caracteristiques generales

largeur bus d’adresse (en bits) : conditionne l’espace memoire adressable,largeur bus de donnees (en bits) : conditionne le nombre d’accesnecessaires pour transporter une donnee,vitesse d’horloge : determine le debit des communications,multiplexage : les memes lignes physiques sont utilisees pour transporterdes informations differentes (but evident : reduire le nombre de lignes desbus et donc les couts de fabrication). Des methodes ont rapidement etemises au point afin de faire transiter plusieurs bits “simultanement” surune meme ligne → multiplexage(temporel ou frequentiel),temps de latence,methode d’arbitrage : decider qui va prendre le controle du bus (devenir lemaıtre et posseder ainsi le privilege du DMA),Hot Swap : raccordement peripheriques sans arret de la machine,Plug and Play : reconnaissance des unites d’echange sans reconfigurationdes adresses d’E/S et d’Interruption,critere ”global” d’evaluation : taux de transfert maximal theoriqueTxT (Mo/s) = frequencebus×largeur

8×10242 .

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classification

selon le type de peripheriques connectes :

1 bus systeme (“system”) aussi communement appele bus local : c’estcelui qui se connecte directement au processeur (il possede maintenantune memoire cache). Il est multi-processeurs. Le transfert des donneesentre un bus systeme et les autres bus se fait via un pont (“bridge”) et estgere par une puce systeme (“system chipset”)

2 peripherique interne (“backplane”) ou bus d’extension : ce type de busest situe sur la carte mere et les peripheriques internes y sont connectesvia des “slots”.

3 bus de peripherique externe (“peripheral”) : ce type de bus sert aconnecter des peripheriques externes avec la memoire interne.

ou bien selon la nature de ses liaisons (serie ou parallele) ou encore parson cadencement (synchrone ou asynchrone).

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classification

bus internes paralleles

ISA, EISA (8 MHz)→ arret !PCI (synchrone, 264 Mo/s)ATA (IDE 8, Ultra6 133 Mo/s)AGP (8× 264 ≈ 2 Go/s)SCSI (SCSI 3 320 Mo/s)

bus internes serie

PCIe (8Go/s, move to peripheral)SATA (I 150 Mo/s, II 600 Mo/s)SCSI serie (SSA, FC, IEEE1394)

bus de peripheriques (traditionnels)

RS232 (115 ko/s, P2P)RS485 (1 Mo/s, RS232−RLI : Modbus)Centronics (SPP, ECP 3 Mo/s)IEEE488 (GPIB, HPIB 1 Mo/s)I2C (0.425 Mo/s)Ethernet 10/100 (100 Mo/s)

bus de peripheriques (emergeants)

USB (USB2 60 Mo/s)IEEE 1394 (100 Mo/s)Giga Ethernet (Go/s)SCSI FC (400 Mo/s)Cardbus (127 Mo/s, SD card), SPI

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Evolution du marche des bus d’extensionchangement ! !

traditionnel (RS232, para., Ethernet) → emergeants (USB, IEEE1394, GigaEthernet)

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Architecture PC & echanges de donnees : des controleurs partout !

Controleurs : les cœurs des communications de donnees.

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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Plan1 Generalites sur l’echange des donnees

L’histoire...ArchitectureEchange de DonneesLes differents bus de communication

2 Bus TraditionnelsBus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

3 Bus EmergeantsUSBIEEE 1394Ethernet

4 Acquisition de donneesPrincipe de l’acquisitionUn exemple de carte : Microlab (Digimetrie)

5 Conclusion et perspectivesEric Magarotto Informatique Industrielle 1 33 / 139

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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Annee 2009-20010

Aspects materiels

Definition (Bus Parallele)

Se connecte en parallele, recoit (du µP) etenvoie (vers l’exterieur) les donnees enparallele sur 8 voies. Son controleurd’interface est le circuit 8255 (portstandard). Desuet (en cours dedisparition) mais suffisamment simplepour debuter.

Connecteurs DB 25

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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Aspects materiels (suite)

La Norme IEEE 1284pour signaux interface bidirectionnelle de peripherique, version 1994 →caracteristiques physiques, electriques, mode de transfert des donnees.

Signaux

STROBE : active a l’etat bas, donnees sur D0 - D7.ACK : 0 → bien recu caractere transmis, PC peutcontinuer la transmission.BUSY : 0 → buffer de reception plein. PC doit attendreretour a 1 pour recommencer emission.PAPER OUT : alimentation en papier interrompue.SELECT : imprimante on line ou off line.AUTOLINEFEED : 1 → imprimante doit effectuer sautde ligne a chaque caractere “return” recu.ERROR : imprimante a detecte une erreur.INIT-RESET : initialisation de l’imprimante.SELECT IN : imprimante mise hors ligne.GND : masse du PC.

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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Fonctionnement

Situation memoire Modes

SPP : standard (SPP), bidirectionnel(BPP, 1987, lent : 150 Ko/s E+S)EPP : etendu (1991, rapide : 2Mo/s,software control, handshake simple)ECP : capacite amelioree (1992, rapide,hardware control, handshake complique)

Signaux (autres modes)

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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Protocole

Protocole Standard : Handshake

Programmation

acces aux registres : a partir de l’adresse de base du port parallele.

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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Les registres SPP (8255)

Offset Reg. R/W bit signal Pin DB25

Base+0 DATA W (out) 7 D7 9

6 D6 8

R (in) : EPP 5 D5 7

4 D4 6

3 D3 5

2 D2 4

1 D1 3

0 D0 2

Remarque

DATA : donneesconservees sur le port

Offset Reg. R/W bit signal pin DB25

Base+1 STATUS R (in) 7 busy 11

6 ack 10

5 paper out 12

4 select in 13

3 error 15

2 IRQ

1 reserve

0 reserve

Remarque

STATUS : lecture seule,etats logique (S3 a S7)maintenus

Offset Reg. R/W bit signal pin DB25

Base+2 CONTROL R/W 7 inutilise

6 inutilise

(sens DATA) 5 Data port in/out

4 IRQ via Ack

3 SP selec printer 16

2 reset printer 17

1 AL auto linefeed 14

0 ST B strobe 1

Remarque

CONTROL : C0 a C3→ sorties

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Generalites

pourquoi ?

tension : connection point a point (RS232), multipoints (RS422),multipoints bidirectionnelle (RS485)courant : boucle 4 - 20 mA+ utilisee, + robuste aux perturbationsdistance � parallele

Principe

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Aspects materiels

Definition (Bus Serie Asynchrone)

Se connecte en parallele, recoit (sur RxD)et envoie (sur TxD) les donnees en seriesur 1 voie bit apres bit. Echange dedonnees entre DTE et DCE. Le controleurd’interface est le circuit 8250 (portstandard). Desuet (en cours dedisparition), remplace par nouvelle version16750 et encore tres utilise

Connecteurs DB25 et DB9

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Aspects materiels (suite)

La Norme EIA 232origine 1969, reevaluee 1991 → caracteristiques physiques, electriques,protocole de transfert des donnees.

Signaux

DB9 - 25 Signal Fonction Sens1 - 8 DCD (Data Carrier Detect) ⇐ E2 - 3 RxD (Received Data) ⇐ E3 - 2 TxD (Transmitted Data) ⇒ S

4 - 20 DTR (Data Terminal Ready) ⇒ S5 - 7 SG (Signal Ground)6 - 6 DSR (Data Set Ready) ⇐ E7 - 4 RTS (Request To Send) ⇒ S8 - 5 CTS (Clear To Send) ⇐ E

9 - 22 RI (Ring Indicator) ⇒ E

SG : masseTxD : ligne d’emissionRxD : ligne de receptionRTS : ligne de demande d’emission (positionneetat haut ⇔ DTE veut envoyer)

CTS : ligne d’invitation a emettre (passe etathaut ⇔ DTE attend data du DCE)

DTR : emetteur positionne niveau haut → enligne + pret a emettreDSR : positionne niveau haut → DTE pret arecevoirDCD : detection de porteuse (passe au niveauhaut)

RI : indication de sonnerie

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Format de communication

RS232 : tensions Trame

rappels : les parametres de lacommunication doivent etre connus del’emetteur et du recepteur

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Format de communication

Trame (details)

les parametres sont :

vitesseASCII, ASCIIxparite paire, impaire, forcee (haute ou basse)nb STOP bitshandshaking materiel ou logicielutilisation FIFO et seuils en emission et reception

Remarques

au repos, ligne au 1 logiquesynchronisation clock → start bitLSB envoye en premierparite optionnelle

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Protocole : controle de flux

Sans Avec Emulation

Handshaking

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ProtocoleRecapitulatifs connecteurs et flux

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Protocole materiel

RTS / CTS

probleme de regulation de flux de donnees → cablage complet

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Protocole logiciel

Xon - Xoff

principe :

buffer reception plein a 80% → recepteur envoie Xoff(0× 13)buffer reception vide a 20% → recepteur envoie Xon(0× 11)

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Principe general UART 8250-16550

Definition (Universal Asynchronous Receiver Transmitter)

Cœur de tout port serie → controle la conversion des donnees paralleles du CPU enformat serie (l’inverse en reception) ainsi que le chargement / dechargement desregistres internes. Bcp avantages : longue distance, simple (2 fils), universel, tres usite,present dans tous les microcontrolleurs, eprouve, fiable, prix attractif !

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Principe Emission/Reception UART

emission reception

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architecture UART

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table des registres

adresse base : 0x3F8 (COM1)2 modes : ”polling” ou ”interrupt” (gestion IRQ)

12 registres 8 bits (2 donnees , 7 controle , 3 etat ) = 8 adresses partagees !prog : mode reel → acces direct registres (aussi IT soft)lecture : char inp(int AdressePort)ecriture : outp (int AdressePort, char val)

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Programmation UART (donnees)

Registres donnees : RBR/THR

RBR : Receiver Buffer Register : registre tampon de reception, couple au RSR(Receiver Shift Register) → registre a decalage des donnees recuesTHR : Transmitter Holding Register : registre d’attente d’emission, couple auTSR (Transmit Shift Register) → registre a decalage des donnees emises

mecanismes

La donnee a transmettre : transite sur bus interne puis dans THR (controle pard’autres registres). La donnee est ensuite transferee dans le registre a decalaged’emission (TSR) → serialiser la donnee sur TxD. Lorsque le registre d’emissionest vide → etat communique au systeme via THRE.La donnee provenant de la ligne RS232 : convertie (en TTL exploitable par leregistre) puis chargee dans le registre a decalage de reception (RSR) →deserialise la donnee, ensuite transferee dans RBR (sous controle d’autresregistres) avant de transiter sur bus interne vers CPU.

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Programmation UART (vitesses)

Registres vitesse : DLM/DLL

DLL : Divisor Latch Less Significant Byte : registre LSB de divisiond’horlogeDLM : Divisor Latch Most significant Byte : registre MSB de divisiond’horloge.

calcul vitesse : DLM/DLL

mode de calcul : vitesse transmission = frequence horloge16×(256×DLM+DLL)

chargement en 2 fois (LSB puis MSB) car codage sur 8 bits

Vitesse (bauds) 50 300 1200 2400 4800 9600 19200 56200valeur (Decimal) 2304 384 96 48 24 12 6 2

valeur (Hexa) 0x900 0x180 0x60 0x30 0x18 0x0C 0x06 0x02

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Programmation UART (interruptions)

IER : Interrupt Enable Register : autorisation des IT

bit 0 (ERDA : Enable Receive Data Avalaible IT) : IT quand donnees recuesdans RBR (0 = non et 1 = oui).bit 1 (ETD : Enable Transmit holding register Data available IT) : IT quandTHR devient vide (fin emission caractere)bit 2 (ERLS) : Enable Receiver Line Status IT) : IT autorisee lors d’unchangement d’etat de la ligne de reception.bit 3 (EMS : Enable Modem Status IT) : IT autorisee qd modem change d’etat .bits 4-5-6-7 inutilises et toujours a zero.

IIR : Interrupt Identification Register : identification des IT

bit 0 (IP : Interrupt Pending) : 0 → IT demandee et 1 dans le cas contraire,bits 1-2-3 (ID1-ID2-ID3 : IDentificator interrupt bit 1, 2 et 3) indiquent nature,source et consequence de l’IT selon priorite,bit 4-5 : 0 (reserves),bit 6-7 : FE1 et FE2 (FIFO Enable bit 1 et 2) : Validation des FIFO. FE2 mis a1 si bit 0 de FCR (FE)= 1. FE2 = 0 → FIFOs inactivees (1 → activees. FE1 =0 → FIFOs activees mais inutilisables.

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Programmation UART (config transmission)

LCR : Line Control Register

bits 0-1 (WLS0 et 1 : World Length Select bit 0 et 1) : nb bits caractere (codage5, 6, 7 ou 8 bits)bit 2 (STB : STop Bits) : nb de bits Stopbit 3 (PEN : Parity ENable) : validation de parite.bit 4 (EPS : Even Parity Select) : parite paire ou impaire.bit 5 (SP : Sticky Parity) : forcage de parite (inverse de EPS).bit 6 (BC : Break Control) : controle de break (0 = HS, 1 = RAZ TXD).bit 7 (DLAB : Divisor Latch Access Bit) : DLAB=1, autorise acces DLL/DLM,DLAB = 0 acces RBR, THR et IER.

STB WLS1 WLS0 payload Stop0 x x 5,6,7 ou 8 11 0 0 5 1,51 0 1 6 21 1 0 7 21 1 1 8 2

SP EPS PEN type de parite significationx x 0 NP : No Parity aucune0 0 1 OP : Odd Parity impaire0 1 1 EP : Even Parity paire1 0 1 HP : High Parity haute : 11 1 1 LP : Low Parity basse : 0

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Programmation UART (config transmission 2)

MCR : Modem Control Register : commande du modem

bit 0 (DTR : Data Terminal Ready) : force la ligne DTR dans l’etat indique.bit 1 (RTS : Request To Send) : force la ligne RTS dans l’etat indique.bit 2 (OUT1) : 1 valide, 0 invalide sortie OUT1 (en la forcant a 1).bit 3 (OUT2) : idem pour OUT2.bit 4 (LOOP) : 1 → LOOP-back, test UART si defaillance materielle (rupture,pbde ligne) ou logicielle (pb de config.).bit 5 (AFE : AutoFlow control Enable) : 1 → mode diagnostic, donnee emiseimmediatement recue (verification transfert de donnee (bus interne).bits 6-7 : tous a 0.

SCR SCratch Register : reglage horloge ext. et debuggage

DLAB = 1 → bits P0 a P5 representent valeur du diviseur (jusqu’a 31.5).P6=1 → selection IT logiques (ILS : IT Logic Select), sinon selection sortie del’UART (OS : UART Output Select).Si DLAB = 0 : rien.

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Programmation UART (config transmission 3)

FCR : FIFO Control Register : reglage des FIFO

bit 0 (FE : Fifo Enable) : 1 pour valider les FIFO RBR et THR. 0 efface latotalite des FIFO et empeche l’ecriture des autres bits du registrebit 1 (RFR : Receiver Fifo Reset) : vide FIFO RBR (pas RSR, bistable)bit 2 (TFR : Transmit Fifo Reset) : vide FIFO THR (pas TSR, bistable)bit 3 (DMS : Dma Mode Select) :RxRDY et TxRDY : 1 ↘ 0 (inactifs)bit 4-5 (TTL-TTM : Transmit Trigger level LSB-MSB) : seuil max a atteindre(en octets)sur FIFO THR (=TFR) avant de declencher une IT FIFObit 6-7 (RTL-RTM : Receiver Trigger level LSB-MSB) : idem → FIFO RBR(RFR)

TTM (resp. RTM) TTL (resp. RTL) seuil0 0 1 octet0 1 4 octets1 0 8 octets1 1 16 octets

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Programmation UART (etat transmission)

LSR : Line Status Register : etat ligne de communication

bit 0 (DR : Data Ready) : 1 → donnee entierement recue et transferee dansRBR (ou FIFO RBR). RAZ par lecture RBR (ou FIFO RBR).bit 1 (OE : Overrun Error) : 1 → sur-vitesse, caractere nouveau vient d’arriver etprecedent pas encore lu ou seuil FIFO depasse.bit 2 (PE : Parity Error) : 1 → erreur de parite detectee. FIFO : erreur surdernier caractere.bit 3 (FE : Framing Error) :1 → erreur de format (nb stop bits incorrect)detectee. FIFO : erreur sur dernier caractere, 2 bits pour resynchroniser.bit 4 (BI : Break Indicator) : 1 → erreur de break detectee (idle time trop long,vitesses transmission differentes). Avec FIFO, erreur sur dernier caracteresortant, 2 CLK pour prochain caractere a traiter.bit 5 (THRE : Transmit Holding Register Empty) :1 → THR vide, pret aattendre un prochaine donnee (mis a 1 quand transfert THR vers TSR effectue).RAZ par rechargement THR. Avec FIFO, mis a 1 lorsque FIFO THR vide.bit 6 (TSRE : Transmit Shift Register Empty) : 1 → THR et TSR vides. RAZpar chargement THR. Avec FIFO, 1 lorsque FIFO et TSR vides.bit 7 (RFE : RBR FIFO Error) : 1 → erreur (PE, FE, BI) dans FIFO RBR.

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Programmation UART (etat transmission 2)

MSR : Modem Status Register : etat du modem

bit 0 (DCTS : Delta Clear To Send) : 1 si CTS a change d’etat depuis laderniere lecture.bit 1 (DDSR : Delta Data Set Ready) : 1 si DSR a change d’etat depuis laderniere lecture.bit 2 (TERI : Trailing Edge Indicator Ring) : 1 si RI est passee de l’etat haut abas depuis la derniere lecture.bit 3 (DDCD : Delta Data Carrier Detect) : 1 si DCD a change d’etat depuis laderniere lecture.bit 4 (CTS : Clear To Send) :1 si CTS=0. En mode Diagnostic egal a RTS.bit 5 (DTR : Data Terminal Ready) : 1 si DTR=0. En Diagnostic egal a DTR.bit 6 (RI : Ring Indicator) : 1 si RI=0. En mode Diagnostic egal a OUT1.bit 7 : (DCD : Data Carrier Detect) 1 si DCD=0. En Diagnostic egal a OUT2.

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Programmation UART (6)

methodologie ”polling” sans FIFO

1 init adresses registres (+ base UART)2 init polling (IER)3 config parametres

DLAB pour acces vitesse (DLL/DLM)chargement DLL/DLMremise DLAB pour suiteconfig parametres transmission (ASCII,Stop, parite, etc...)

4 emission

lire LSRverifier THR vide (THRE)charger donnee dans THR

5 reception

lire LSRverifier RBR plein (RHR)decharger donnee de RBR

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I2C : Aspects materiels

Definition (Bus I2C : InterIntegrated Circuit)

externe au PC, developpe au debut desannees 80 par Philips, on s’y branche enparallele, les donnees transitent en serie(synchrone).

Support Physique

1 masse, 2 fils (SCL et SDA), tous lesperipherique au meme potentiel, sourced’alim 6=. Un pb : toutes les sorties logiquesconnectees ensemble ⇒ Une solution :collecteur ouvert (ou drain pour CMOS) !→ niveau resultant ⇔ ET logique

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I2C : Generalites

Caracteristiques generales

seulement 3 fils pour composants tres divers12.5 Ko/s (standard), 50 Ko/s (rapide), 425 Ko/s (new)nb de composant limite par charge capacitive totale de la ligne : 400 pFcomposant le plus lent synchronise la vitesselecture sans pb (pas d’interferences, IMAX = 3mA)grande variete de circuits dispo.pb si plusieurs circuits veulent communiquer simultanement ⇒ arbitrage

Signaux et validite des donnees

2 signaux synchrones : donnees (SDA : Serial DAta Line), horloge (SCL : SerialClock Line).”1” > 0.7 VCC , ”0” 6 0.3 VCC

prise en compte de la valeur des donnees (SDA) sur niveau haut d’horloge (SCL)au repos, toutes les sorties des circuits connectes a 1

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I2C : Protocole (1)

2 modes

1 Maıtre-Esclave : 1 seul circuit dirige la communication : le maıtre. Dansce cas, le maıtre (ou l’esclave) devient tour a tour emetteur ou recepteurselon l’operation effectuee (lecture ou ecriture).

2 Multi-Maıtres : plusieurs circuits peuvent prendre la main sur le bus etdecider des operations. Un seul maıtre est actif a un moment donne.

Trame et langage

M : MasterSL : SlaveS : StartSR : Repeated StartP : StopA : AcknowledgeNAK : Not Acknowledge

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I2C : Protocole (2)

Start/Stop

bus au repos (SDA=1 etSCL=1)S : SDA ↘ 0 pendant SCL=1P : SDA ↗ 1 pendant SCL=1bus libre : t > 4.7 µs

Re Start

objectif : perte du busemploi : R puis W

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I2C : Protocole (3)

Donnees

Entre S et P, nb indefini d’octets pour un meme sens de transfert (R ou W)1 octet data + A/NAK (genere par le recepteur des donnees M ou SL)fin : A ↘ 0 ⇒ SDA resultant = 0

Adressage

standard (1 o)etendu (2 o)

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I2C : Protocole (4)

Lecture

Ecriture

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I2C : Protocole (5)

Vitesse

Arbitrage

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I2C : Protocole (6)

Adresses reservees

adresse fonction description0000 0000 Appel general Apres l’emission d’un appel general, les circuits ayant la

capacite de traiter ce genre d’appel emettent un acquittement.Le deuxieme octet permet de definir le contenu de l’appel.

0000 0001 Octet de Start Pour synchroniser les peripheriques lents avec les rapides0000 001x Protocole Cbus Tous les circuits I2C deviennent “sourds”.

On peut transmettre ce que l’on veut sur le bus. Retour ala normale des detection d’une condition d’arret.

0000 010x Autres protocoles pour assurer une compatibilite avec des autres protocoles0000 0110 Reset Remet tout les registres des circuits connectes dans leur etat

initial (equivalent a celui lors de la mise sous tension). Lescircuits qui en sont capables rechargent leur adresse d’esclave.

0000 0111 Reserve : usage futur exemple : debuggage reseau.0000 1xxx High Speed Passage en mode High Speed (3.4 Mbits/s).1111 0xxx Adressage etendu utilisees en adressage 10 bits.1111 1xxx Reserve : usage futur

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SPI : Aspects materiels

Definition (Bus SPI : Serial Peripheral Interface)

externe au PC, developpe par Motorola, les donnees (par octets) transitent en serie(synchrone), connexion de peripherique externes ”low speed”.

Description

4 fils (SCLK, MISO, MOSI et SS), faible oumoyenne bande passante (1 Mbps). Le busSPI bus est de type maıtre/esclave(master/slave). Lorsque plusieurscomposants communiquent, un seul est lemaıtre (il impose le signal d’horloge) et lesautres sont des esclaves. Le protocole est detype full-duplex : les donnees sont emises etrecues simultanement.

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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SPI : Generalites

Caracteristiques generales

Chaque composant possede sonpropre registre a decalage →transmission d’un octet en 8 coupsd’horloge.

Topologie ”Star” Topologie ”Daisy Chain”

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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Signaux

SCLK : Serial CLocK, pilotee par le maıtre, max 10 Mhz, commune a tous lescomposantsMISO : Master-In Slave-Out data, de l’esclave vers le maıtreMOSI : Master-Out Slave-In data, du maıtre vers l’esclaveSS : Slave Select (selection de boitier), possibilite de connecter plusieursperipheriques au meme bus en parallele. ”n” peripheriques → ”n+3” connections

avantages

connectique facilebeaucoup de peripheriques possiblesfull duplexpas de collision/arbitrage (un seulmaıtre a la fois)pas d’adressage

inconvenients

nombre de fils proportionnels auxnombre de peripheriquespas de ”handshake” (ACK, NAK)on communique avec l’ensemble desesclaves → adapter le protocole/driverpas de controle de flux

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SPI : Protocole

Configuration

3 parametres :

Horloge : pre-divisee a partir de lafreq. de l’UCPolarite CPOL (Clock POLarity) :Phase CPHA (Clock PHAse) :

4 possibilites (incompatibles entreelles) ⇒ parametres maıtre =parametres esclaves

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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SPI : Protocole (2)

Programmation

1 Activer le port SPI

2 choisir le mode (maıtre ou esclave)

3 choisir la vitesse de transfert des donnees (respecer celle de l’esclave)

4 charger le registre d’emission SPI

5 echange en cours ... (40 µs a 200 KHz)

6 attendre le positionnement d’un bit de fin de tranfert (ou d’une IT)

7 lire le registre de reception

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Bus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

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1-Wire : Aspects materiels

Definition (Bus 1-Wire : un seul fil)

externe au PC, developpe par Dallas SC, les donnees transitent en serie (synchrone)sur un seul fil, un seul maıtre et de multiples esclaves.

Description

LSB en premier, vitesse 16 Kbps (moderegulier) ou 144 Kbps (mode overdrive),chaque circuit possede une adresse physiqueunique (par constructeur). I-Button.

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1-Wire : Protocole

3 phases

INIT : Le maıtre envoie un reset (etat bas ¿ 480 µs) a tous les composant dureseau .Les composants repondent par un pulse de presence (wait ∆t ¡ 60 µs +Low ¡ 240 µs)ADDR : selection du peripherique par une adresse unique de 8 octets (famille,1 o+ serial,6 o + CRC,1 o).DATAX : echange de donnees, depend du composant, commande ROM

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1-Wire : Protocole (2)

Emission Reception

Commandes ROM (Octet apres RESET)

1 0x33 : READ (lecture sur un seul esclave)2 0x55 : MATCH (selection d’esclave)3 0xCC : SKIP (appel general)4 0xF0 : SEARCH (recherche code des esclaves)5 0xEC : CONDITIONAL SEARCH (idem search avec condition)

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Plan1 Generalites sur l’echange des donnees

L’histoire...ArchitectureEchange de DonneesLes differents bus de communication

2 Bus TraditionnelsBus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

3 Bus EmergeantsUSBIEEE 1394Ethernet

4 Acquisition de donneesPrincipe de l’acquisitionUn exemple de carte : Microlab (Digimetrie)

5 Conclusion et perspectivesEric Magarotto Informatique Industrielle 1 77 / 139

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generalites

USB : Motivation

interne au PC, souci de standardisation, busconstructeur (HP, NXP, compaq, intel,etc..),release 1.0 → 1996, r 1.1 → 1998, r 2.0 →2000,release OTG → 2001. Toutes ces releaseen M/S sauf OTG. WUSB en 2007. USB 3.0 en2009.Serie synchrone, half duplex, ”plug andplay”, bas cout, alimentation possible 500 mAmax

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Topologie

topologie logique

3 composants : host, device (hub/fonction)7 niveaux max, 5 hub max, longueur max 5 m (fullspeed) ⇒ vocation bus bureau (pas industriel !)1.5 Mb/s (low), 12 Mb/s (full), 480 Mb/s (high),debit reels plus faibles (payload + bits controle)bus partage (bande passante divisee)

topologie physique

p2p M (host) / S (device) → etoile a etages@ 8 bits → 127 device max (@ 0 reservee)OTG : p2p host - host (6= multimaster)

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Fonctionnement du bus USB

analogie avec un restaurant d’entreprise !

restaurant compose d’une cuisine et d’une sallecuisine : host controller + root hubsalle : 127 tables de 31 clients (par groupe) avec chef : endpoint 0)chef communique infos : descripteurs (quelle entreprise (vid) ? quel service (PID) ?, nb declients, etc...)

protocole comprend 3 types de clients

presses (interrupt) ↔ souris clavier : attente entre 2 plats < seuil fixe par clientcool (bulk) ↔ imprimante, scanner : tout leur temps pour manger (si service troprapide → NAK)boulimiques (isochrone) ↔ audio, video : clients exigeants, debit garanti

le restaurant est grand avec beaucoup de tables mais quelquefois impossible de servir platidentique a l’ensemble : refus de servir certaines tablessolution : autre restaurant ⇔ controleur 2 (generalement 4 ou 5)

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USB : Aspects materiels

cable

comporte 4 fils : 2 pour donnees (D+ et D-), 2pour alimentation device (Vbus et GND), blindageen full speed. Host et devices communiquent surle meme chemin physique (lignes D+ et D-) →communication half-duplex

Alimentation3 classes de fonctions USB : 2 alimentees par lebus (low et high power) et une auto-alimentee(self). Consommation par unite de 2 mA dans undescripteur de configuration.

Etats Logiques

Bus 3 etats : Diff 1, Diff 0, SE 0. Etat haut : 2.8V, etat bas : 0.3 V

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connecteurs

Plusieurs types : A, B, mini.

type A/B :1 : alim Vbus (rouge)2 : data D- (blanc)3 : data D+ (vert)4 : masse GND (noir)

type mini → 5 : Vbus ou GND pourOTG selon norme HNP (HostNegociation Protocol)

Connecteur A Connecteur B Connecteur Mini

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codage NRZ

NRZ (Non Return to Zero Inverted) : 0change d’etat, 1 memoriseavantage : simple, petit spectreinconvenients : Pmoy 6= 0 et pb dereconstitution d’horloge (serie de 1)solution → bitstuffing : un 0 apres six 1(⇒ debit donnees 6= debit canal)

Low Speed Full Speed

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HUB

interface electrique entre peripheriques (device)

et maıtre (host). Le hub gere :

la connectiquela consommation electriquela detection de connexion - deconnexionla detection de defautsles 3 formats de vitesse

Un hub est compose de 3 composantes :

Hub Repeater (connexions, detectionfautes)Hub Controller (transactions Host - Hub)Transaction Translator (translationvitesses)

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USB : Protocole (1)

transferts1 CONTROL (commande : config, enumeration, pour tous les devices)2 INTERRUPT (interruption : peu de donnees mais delai garantit, souris, clavier)3 BULK (bloc : bcp de donnees sans contrainte temporelle, flash drive, printer)4 ISOCHRONOUS (isochrone : debit garanti, bcp de donnees, pas de handshake, audio, video)

Traffic : trame

decomposition en trame (1 ms en low ou full speed)ou micro-trame (0.125 ms en high speed).

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USB : Protocole (2)

Traffic : transactions

Chaque trame est decoupee en portion : transactions. Le host organise librement lestransactions.

Traffic : terminaison (endpoint)

Un endpoint est un buffer, point d’acces au bus en entreeou en sortie vers un device, identifie par un numero (3 enlow, 31 en full/high : 0 pour le chef, 1-15 pour les clients).A chaque endpoint correspond un type de transfert(controle, bloc, interruption ou isochrone).

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USB : Protocole (3)

Pipe

Preliminaire a la communication : etablissement d’un pipe(”canal virtuel”). On lui associe la bande passante, lescaracteristiques du endpoint (sens in ou out, taille max desdonnees), le type de transfert (pipe MESSAGE pour control,pipe STREAM pour les 3 autres).

Elements de transaction

En profondeur, on trouve

tramestransactionspaquets (T, D, H)champs des paquets

Possibilites de transactions : T, TD, TH, TDH

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USB : Protocole (4)

Paquet : structure

Un bit isole ne signifie rien. Chaque paquetpossede la meme structure : champs SYNC /PID / PSI / CRC / EOP. Les champs SYNC,PID et EOP sont communs.

Paquets T,D,H,S

Token (jeton) : IN (Read), OUT (Write),SETUP (Config)Data (donnees) : DATA0-DATA1,DATA2-MDATA(high)Handshake (etat) : ACK, NAK, STALL, NYET(high)Special : PRE, ERR, PING (high), SPLIT(SSPLIT, CSPLIT en high)

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USB : Protocole (remarques)

Paquet SOF

Le paquet SOF (debut de trame) est un paquet particulier qui permet dedelimiter chaque trame (meme vide).

synchronisation

SYNC low/full speed : 8 bits (0x01)SYNC high speed : 32 bits (0x AAAA AAA6)EOP : 3 bits (SE0)

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USB : Protocole (5)

Champ des paquets (PID)

typePID nomPID bits (3-0)Token OUT 0001Token IN 1001Token SOF 0101Token SETUP 1101Data DATA0 0011Data DATA1 1011Data DATA2 0111Data MDATA 1111

Handshake ACK 0010Handshake NAK 1010Handshake STALL 1110Handshake NYET 0110

Special PRE 1100Special ERR 1100Special SPLIT 1000Special PING 0100Special Reserved 0000

Champ des paquets (PSI)

Packet Specific Information :SOF : numero de trameToken : ADDR (7 bits) / ENDP (4bits)Data : Data (8 o en low,64 o en full, 1Ko en high)Handshake : rien (0 bit)Split : HubbAddr/SC/Port/S/E/ET(19 bits)

Champ des paquets (CRC)

Cyclic Redundancy Code : valeur calculee apartir d’un polynome generateur (de degre 5ou 16). Utilise pour valider la bonnereception des donnees du champ PSI. CRC5pour Token/SOF/Split, CRC 16 pour Data.

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USB : transactions

IN OUT SETUP

IN OUT

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USB : transferts (1)

control

setupdata (opt)handshake

bulk (full) interrupt (low/full) isochrone (full)

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USB : transferts (2)

split transferts (high)

start (SSPLIT)complete (CSPLIT)SSplit(int)=SSplit(iso)

C bulk C interrupt C isochrone

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USB : enumeration (1)

principe

Avant communication entre application-peripherique, le host doit :

faire l’acquisition des caracteristiques du devicemettre en œuvre le driver approprie

Uniquement transferts de controle !

differentes phases

4 etats successifs :

alimentedefautadresseconfigure

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USB : enumeration (2)

etat alimente

hub alimente devicehub detecte device (par D+, D-)hub detecte vitessehub informe de la presence d’un nouveau device (par son endpoint, interrupt)host informe mais demande info (GetPortStatus)hub effectue reset du nouveau device (requete du host : SetPortFeature) en adaptant vitesse.

etat defaut

host verifie reset (GetPortStatus)device pret a repondre aux transferts de controle via son endpoint 0host fait acquisition paquet de donnees : host emet la requete GetDescriptorDevice al’adresse 0/ Endpoint 0 afin d’acquerir la taille maximum du paquet de donnees du canal pardefaut.

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USB : enumeration (3)

etat adresse

host attribue adresse au nouveau device (entre 1 et 127, SetAddress)device adresse : toutes les transactions se feront desormais a cette adressehost fait acquisition des caracteristiques du device : GetDescriptorDevicehost fait acquisition de tous les autres descripteurs : GetDescriptorConfigurationhost attribue et charge un device driver (adaptation fichiers .inf et device descriptor)

etat configure

device driver selectionne une configuration (SetConfiguration)device configure !interfaces correspondantes validees → utilisation ! !

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USB : descripteurs (1)

descripteurs

deviceconfigurationinterfaceendpoint

descripteur appareil descripteur configuration

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descripteur interface descripteur terminaison

descripteur string paquet setup

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USB : requetes descripteurs (3)

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USB : exemple descripteurs (4)

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generalites

historique

Firewire (ou norme IEEE 1394) a ete creeen 1995 (Apple). Vocation premiere :peripheriques necessitant de largesquantites de donnees. 4 versions de lanorme : a → 2000, b → 2002, c → 2008.Aussi I-Link (Sony) et Lynx (Texas).

caracteristiques majeures

protocole serie mixte (iso/asyn-chrone), bus serie (pasde controleur car arbitrage distribue) non proprietaire,multipoint, multimaster, plug’n’play, interfacenumerique (pas de CAN), garantie de bande passantepour tous les peripheriques, debits 400 Mbds (a), 800Mbds (b) et 3,2 Gbds si fibre optique, alimentation 45W (1,5 A sous 30 V), fils de longueur 4,5 m (a) et100m (b)

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Topologie

topologie logique

chaque appareil connecte a un autre du reseau (commepoint a point)tous les appareils ont plusieurs ports de branchements →possibilite de raccordements direct sans hub1394b → possibilite de double raccordement (redondancepour securite)compatibilite entre peripheripheriques (a versus b versus c)

topologie physique

utilisation principale

PC to PC (reseau)PC to peripheral (HDD, video, audio, . . . )industrie ! ! !

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Materiel

connecteurs

sockets beta et bilingual (inspire par nintendo DS resistant)1394a possede 6 fils : 2 paires donnees/horloge + 2puissanceI-link possede 4 fils : 2 paires donnees1394b possede 9 fils : 2 paires donnees + 2 puissancecables 4-4 ou 6-4

un bus

adressage 10 bits (Bus ID) : 1k bridges possibles64 noeuds possibles (Node ID)total : 64k peripheriques au max ! ! !

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Protocole

stack

3 couches basses : PHYsique, LIaison, Transactionphysique : transmission des bits sur reseau : init, arbitrage, resync, codage-decodageliaison : emettre-recevoir des paquets, controle du cycle (adressage, controle d’erreurs)transaction : interface entre bus et application(s) externes. Aussi gestion reponse auxrequetes, ACK, retransmission et puissance

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couche Physique

signaux

fonction de repeteur active meme quand appareil fermeniveaux de tensions CMOS (3.3 V)paire de fils version a (Data emission - Strobe reception) ou bien (Data reception - Strobeemission)paire de fils version b (Data - Strobe reception) ou bien (Data - Strobe emission)

arbitrage en 4 phases1 Reset : reset du bus a chaque plug ou unplug2 Identification de l’arborescence du reseau : chaque noeud identifie ses parents et enfant sauf

noeud racine3 Attribution automatique d’IDs : chaque noeud obtient un numero et echange de

caracteristiques avec les autres noeuds4 Normal : determine qui transmet et qui recoit selon la version (a ou b). 1394a → priorite a

la proximite (et plus petite ID si egalite). 1394b → priorite au plus recent (requeteschevauchent les donnees et sont transmises dans toutes les directions ou ne circulent pas lesdonnees avec 2 niveaux de requetes urgent et normal)

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couche Liaison

cycle

un cycle = 125 µs (8000 cycle/s)decomposition en 3 paquets : start, isochrones, asynchrones separes par des intervalles detemps (arbitration gap)avant l’envoi de chaque paquet : arbitrage remporte par le noeud gagnantapres chaque paquet : destination ACK ou bien repond (acknowledge gap)chaque paquet est constitue d’une entete (header) contenant la source et la destination dumessage, des donnees et d’un checksum (correction)

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paquets

paquet iso paquet async

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transferts

transfert iso

un paquet : taille fixeenvoi a intervalles de temps reguliers (pasd’ACK, debit fixe, bande passante garantie)prioritaires sur transferts asynchrones

transfert async

un paquet : nombre variable de bitstemps de latence du au fonctionnement :paquets envoyes ponctuellement vers undestinataire qui repond par un ACK.Retransmission de paquets en cas d’erreur.

intervalles d’impartialite (fairness)

Pour un acces egalitaire au bus : pendant cet intervalle, un noeud ne transmettra qu’un seulpaquet asynchrone, laissant ensuite la place aux autres noeuds ayant des priorites inferieures. Lesappareils ayant une priorite urgente pourront transmettre 3 fois plus de paquets pendant cetintervalle.

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couche transaction

transactions

responsable de la transmission et reception despaquets asynchronegestion des requetes, ACK, retransmissionsSPLIT transactions : 2 transactions coupees(Requete-delai-ACK) et (delai-Reponse-ACK).CONCATENED transactions :Requete-delai-ACK-Reponse-ACK.UNIFIED transactions : Requete-delai-ACK sansreponse.

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applications du bus IEE1394

versus Ethernet Reseau Domestique

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IEEE 1394 c

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Generalites

ethernet1 un moyen : pour le transport2 un protocole : pour encapsulation de donnees

historique

Aloha (Hawaii)1973 : Xerox1980 : DIX (Dec-Intel-Xerox)1983 : IEEE 802.3 CSMA/CD (Carrier Sense Multiple Access with Collision Detection), ISO88031990 : IEEE 802.3i (10 Base-T(F), 10 Mbits/s)1995 : Fast ethernet (100 Base-T(F)X, 100 Mbits/s)1998 : Giga ethernet (1 GBase-T(SX)(LX), 1 Gbits/s)2001 : 10 Giga ethernet (10 GBase-SX(LX)(EX), 10 Gbits/s)2003 : Wireless ethernet (802.11e, 30 Mbits/s)

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couches

ethernet → 2 couches basses (6= USB/IEE1394→ 4 couches basses !)2 autres couches : third-party protocol (ex :TCP-IP)couche physique : cables cuivres (types UTP,FTP, STP, SFTP ; categories 3 a 7)couche physique : modulation (10 Mbits/s :codage Manchester, 100 Mbits/s : modulationMLT3 et codage 4B/5B, 1 Gbits/s : modulationPAM5 et filtrage DSP)

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generalites

ethernet : buts

Simple - Faible coutPeu de fonctions optionnellesPas de prioriteOn ne peut pas faire taire son voisinDebit : 10 Mbits/sPerformances peu dependantes de la charge

ethernet : non-buts

Full duplexControle d’erreurSecurite et confidentialiteVitesse variablePrioriteProtection contre un utilisateur malveillant

topologie : elements

en terminal : cable coaxialRepeteurs et Hubs : repete signal (possibiliteacceleration et remise en forme), mais les donneesne sont ni interpretees ni filtrees, ni modifiees.Pont et Commutateurs : idem precedent + possibilite”bufferiser” paquets pour eviter congestion bus.Routeurs et Passerelles : Commutateurs ”high-level”.Possibilite de diriger traffic entre different reseaux enutilisant different supports.

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principe

N stations sur le meme supportune station ecoute avant d’emettresi 2 stations emettent simultanement →collisionune seule trame a un instant donnetoutes les stations recoivent la trame emise

support partage

permet la diffusionbus passif et lineairebande de base (50 ohms, numerique)

equipements

chaque station possede une unique adresse (IP v6)une station attend que le bus soit libre pour emettresi 2 stations emettent simultanement → collision ⇒trames inexploitablesapres collision, les stations re-emettent

reseau

egalitaireprobabiliste (pb pour industrie)perfs variables (pb pour industrie)non securise (pb pour industrie)

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couche liaison

champs

PRE (preamble) : pour synchronisation bitSFD (Start Frame Delimiter) : pour synchronisationcaractere et trameADD DEST (DESTination ADDress) : adresseindividuelle, multicast, broadcastADD SCE (SourCE ADDress) : adresse physiquestation emettriceLg DATA : taille de la zone de donnees (1 1500)DATA : champ de donneesPAdding (bourrage) : complement pour trame valide> 64 octetsFCS (Fram Control Sequence) : CRC 32

autres couches

couche MAC et sous couche LLC (pasde details ici)couche reseau : IP v4 (sature), passageIP v6 (adressage 16 octets)couche transport : TCP (fragmentationdes paquets et reassemblage) ou UDP(petits messages sans ACK)

pros et cons

avantages : diffusion mondiale, futurassure, protocoles definis etuniversellement reconnus, cablagesimple et bon marche.inconvenients : connectique troplegere, pas forcement compatible RJ45,pas de transferts isochrones, pasd’auto-configuration, non plug andplay, non deterministe.

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ethernet industriel

OICP : Open IndustrialCommunication Protocol

Modbus TCP/IP est un protocole industriel basesur ethernet standard, connectivite avec API etACPI. Architecture client/serveur, trame ADU(appliactio Data Unit) contient 3 champsprincipaux (MBAP, Function Code, Data)

determinisme ?

TTN (Time Triggered Networking)IEEE 1588 PTP (Precision Time Protocol)Custom ASICs (Circuits IntegresSpecialises)

protocoles temps reels ?

ethernet/IPCYP Sync : distribution deshorloges et synchronisation desbases de tempsProfinet IRT : integration deProfibus avec proxy (securite)

un exemple

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Plan1 Generalites sur l’echange des donnees

L’histoire...ArchitectureEchange de DonneesLes differents bus de communication

2 Bus TraditionnelsBus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

3 Bus EmergeantsUSBIEEE 1394Ethernet

4 Acquisition de donneesPrincipe de l’acquisitionUn exemple de carte : Microlab (Digimetrie)

5 Conclusion et perspectivesEric Magarotto Informatique Industrielle 1 118 / 139

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Principes Generaux

Objectifs

installer dans l’ordinateur une carte dite d’acquisition de donneesfonction de base : convertir les donnees du monde physique en donneesinformatiques, immediatement exploitables par le programme d’application.constitue un systeme electronique utilise comme un peripherique par un microordinateurutiliser un ordinateur en instrument de mesure (acquisition) ou de controle(generation)driver de carte : logiciel qui permet la gestion et l’utilisation des fonctionnalitesde cette carte

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differentes phases

phenomene physique (capteur)conditionnement du signalmultiplexagesignaux logiquesconversions (CNA-CAN)timerdriver, interface et Virtual Instruments (VI)

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capteurs

elements de fin de chaıned’acquisition de donnees. Sensiblesaux phenomenes physiques ouchimiques. Role → produire unsignal electrique (tensionanalogique, intensite, frequence,pulsations) Caracteristiquesmajeures : domaine d’utilisation,selectivite, sensibilite, derive,reproductibilite, encombrement,fiabilite, cout. Problemesd’utilisation : perturbation duphenomene mesure, niveau designal, parasites lors de latransmission de leurs signaux,non-linearite de la reponse.

conditionnement

Signaux issus du capteur : pas directement utilisables

par le CNA. Il faudra :

Amplifier les signaux,Adapter leur impedance,Decaler leur origine ( pour exploiter au mieuxl’amplitude de la mesure)Transformer courants ou frequences en tensions,Filtrer (eliminer des interferences), lineariser(signal proportionnel a la grandeur etudiee.

Grande distance entre capteur et CAN ⇒ signalamplifie, basse impedance, symetrique (diminue lestensions parasites). Isoler electriquement et amplifier lestensions disponibles en sortie ⇒ aptes a commander lesactionneurs des processus externes (lancement d’unmoteur, ouverture d’une electrovanne).

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multiplexage

Methode permettant de scruter successivement plusieurs voies d’entree dans unsysteme d’acquisition (allonge l’intervalle de temps entre 2 mesures sur un memecanal). Il peut consister en une commutation sur l’une ou l’autre voie parl’intermediaire de relais electromagnetiques pilotes par le PC lui-meme, mais beaucoupde dispositifs de mesure comportent en entree un systeme de multiplexage realiseentierement en semi-conducteurs, et aussi programmable.Pour acquisition plus rapide,ou bien une mesure quasi-simultanee sur plusieurs voies ⇒ un convertisseuranalogique-numerique a chaque voie.

adressage

registres (data, control, status) pour CNA, CAN, TIMER, port logique, INTadresse de base de la carte, offset pour acces aux registresimportance de la largeur des bus : selection du registre par bus d’adresse(nombre de registres accessibles), R/W par bus de donnees (taille des donnees)

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conversion CAN-CNA

Elle transforme les valeurs de signaux electriques continument variables (signauxanalogiques) en nombres exploitables par l’ordinateur de maniere numerique. Elle estparfois effectuee dans des appareils externes (multimetre). Ces appareils externesenvoient a l’ordinateur le resultat numerique obtenu par divers systemes decommunication (RS 232,IEEE 488, SCSI, USB). De plus en plus, on incorpore ledispositif de conversion a l’ordinateur lui-meme, sous forme d’une carte d’extensionqui comporte un ensemble d’entrees-sorties numeriques, de compteurs,etc . . . PBimmunite au bruits (PC est un puissant generateur de parasites)

figure: principe du CNA figure: principe du CANEric Magarotto Informatique Industrielle 1 123 / 139

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Driver + Interface

gere le multiplexagegere le protocole de communicationmise en forme des donneesfacilite lecture des donnees utilisateurs

Timer

boucles d’attente par programmationou horloge interne du PC → PB : pasprecis, ressources CPUtimer : horloge independante pluscompteurs/decompteurs

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Presentation Physique

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Presentation schematique

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Description

composants

adresse 0x2000, AMCC 5920 :µ-controleur du bus PCICPLD : decodage signaux PCIadresse base = 0x208082C54 : TimerModule A/N : CAN 12 bitsModule N/A : CNA 12 bits

signaux

8 voies d’entrees ± 10 V notees V0 a V72 voies de sorties VA et VB independantes ± 10 V8 lignes logiques TTL bidirectionnelles notees PA0a PA71 sortie Timer notee OUT11 entree TTL de declenchement de CAN noteeSEXT1 entree TTL externe d’interruption (PCI)

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CNA

saisie valeur analogique souhaitee par utilisateurtransformation en valeur binaire (codage 12 bits)chargement dans CNAconversion automatique

CNA

VA et VB independantes car 1 CNA/voiedonnees 12 bit : 16 bits - 4bits de poids faibles12 bits = 4096 valeurs differentes pour une plage de tension de 20 V corresponda une precision de 4,88 mVoffset de 0x8000 pour donnees positives/negatives

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CAN

selection de la voiechoix du mode de declenchement (soft ou hard)attendre la fin de conversion (test du busy)

CAN

resultat dispo dans registre 16 bits - 4 bits (LSB)offset de 0x8000 pour donnees positives/negatives

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TimerDisposition sur la carte

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TimerArchitecture interne

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Timer

Fonctionnement

3 decompteurs 16 bitsmais bus interne 8 bits, donc R/W en 2 tempshorloge 4 Mhz6 modes de fonctionnement (monocoup, rearmable monocoup, diviseur par N,signaux carres, generateur impulsions soft, generateur impulsions hard)sortie physique OUT1 du compteur 1chaınage dans l’ordre (0, 1 puis 2)fin de cycle : OUTPUT (bit D7 du status)Gate : entree externe (Hard) de declenchement

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Timer

Programmation

CLC : Count Latch CommandeRBC : Read Back Command (Latch contenu ou etat)

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Modes 0, 1 et 2

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Modes 3, 4 et 5

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ConclusionPerspectives

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Plan1 Generalites sur l’echange des donnees

L’histoire...ArchitectureEchange de DonneesLes differents bus de communication

2 Bus TraditionnelsBus standard ParalleleBus standard Serie asynchroneBus serie synchrone I2C, SPI, 1-Wire

3 Bus EmergeantsUSBIEEE 1394Ethernet

4 Acquisition de donneesPrincipe de l’acquisitionUn exemple de carte : Microlab (Digimetrie)

5 Conclusion et perspectivesEric Magarotto Informatique Industrielle 1 136 / 139

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ConclusionPerspectives

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Conclusion

Des bus classiques aux bus actuels ...

test

test

Le choix du materiel et de la technologie

test

test

test

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ConclusionPerspectives

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Perspectives

Embarque (Info Indus 2 → L3 - sem 6)

contraintes differentes

cout & place, optimisation du code

Wireless, RFID (M2 Pro)

protocoles differents

aspects securite

aspects reseaux

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ConclusionPerspectives

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Merci de votre attention ....

THE END

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