diseno sincrono

DISEÑO SÍNCRONO. 0

DISEÑO SÍNCRONO.

DISEÑO SÍNCRONO


DISEÑO SÍNCRONO.

DISEÑO SÍNCRONO O ASÍNCRONO

RELOJ C

C E

QD

C

C E

QD

VCC

RELOJ C

D Q

C

D Q

C

Q0

Q1

Q2

Q3

TCC

Q0

Q1

Q2

Q3

R ELOJ

C NT 0

C NT 1

C NT 2

C NT 3

C NT 4

C NT 5

C NT 6

C NT 7

C

Q0

Q1

Q2

Q3

TCC

C E

Q0

Q1

Q2

Q3

R ELOJ

C NT 0

C NT 1

C NT 2

C NT 3

C NT 4

C NT 5

C NT 6

C NT 7


DISEÑO SÍNCRONO.

Los diseños síncronos son más fiables:

Los eventos están sincronizados con flancos de reloj

que se producen en intervalos perfectamente definidos.

Las salidas de una etapa disponen de un ciclo de

reloj para propagarse

Diseño síncrono.

Todos los elementos secuenciales comparten la misma señal de síncronismo (reloj).


DISEÑO SÍNCRONO.

Diseño asíncrono.

En el diseño coexisten varias señales de síncronismo.

Los diseños asíncronos son menos fiables/estables:

Los retardos en las señales deben ser ciertos valores

concretos.

Existen relaciones temporales críticas entre los

retardos de múltiples señales.

Se necesitan más señales de reloj.


DISEÑO SÍNCRONO.

¿Qué sucede con un diseño asíncrono?.

Para dos dispositivos HW iguales pero de velocidades diferentes en uno funciona y en el otro no . ¿Por qué?

Al modificar levemente el diseño y volver a implementarlo, el diseño ya no funciona. ¿Por qué?

Cuando se simula funcionalmente el diseño en el ordenador funciona pero cuando se implementa en el circuito programable. ¿Por qué?


DISEÑO SÍNCRONO.

¿Cómo influyen los retardos de la lógica combinacional?

D Qin

clk

D Qout

tP logic

Tclkmin = tP FF + tP logic + tS FF


DISEÑO SÍNCRONO.

¿Cómo influyen los retardos (skew) de la señal de reloj?

Clock

Q_A

Q_B

Q_C

3 cycles

INPUT

CLOCK

D Q_B Q_CDD Q_A 0 0

0 0A B C

0


DISEÑO SÍNCRONO.

¿Cómo influye el skew de la señal de reloj?

D Q_B Q_CINPUT

CLOCK

DD Q_A

3.0

3.1 3.3

7.5 3.0A B C

A & C Clock

Q_A

Q_B

Q_C

B Clock

2 cycles


DISEÑO SÍNCRONO.

División de frecuencia por un factor grande.

IN

OUT

NCLK_OUTCLOCKIN OUT

1/N

}TH TINTL N TIN OUT INT N T=

= − =( ). .1

IN

OUT

N

IDEAL

REAL


DISEÑO SÍNCRONO.

Solución.

CLK_OUTCLOCK

C

D QIN OUT

1/N

IN

OUT

N


DISEÑO SÍNCRONO.

¿Glitches en las señales de reloj?. “Gated clock”.

R ELOJC

D Q

C

D Q

No todos los elementos conmutan al mismo tiempo.

Los circuitos digitales actuales son muy rápidos y pueden responder a

pulsos estrechos de reloj.

glitch

Sn-1

Circuito secuencial A

S0

Circuito secuencial B

Circuito combinacional


DISEÑO SÍNCRONO.

¿Cómo evitar los glitches en el reloj?.

Realizar un diseño síncrono

D Q3INPUT

CLOCK

Counter

Q2Q1Q0

CE Q

D

FF

Los circuitos realizan la misa función y no tienen glitches en la señal de reloj.

Sn-1


S0



CE


DISEÑO SÍNCRONO.

Conexión síncrona de contadores.

Ej. Contador BCD

C

CE CEO

Q0

Q1

Q2

Q3

TC C

CE CEO

Q0

Q1

Q2

Q3

TC C

CE CEO

Q0

Q1

Q2

Q3

TC

CNT[11:0]

RELOJ

CE

CNT11

CNT10

CNT9

CNT8CNT0

CNT1

CNT2

CNT3

CNT4

CNT5

CNT6

CNT7

? ?

CEO CE Q Q Q Q

TC Q Q Q Q

=

=

. . . .

. . .

3 2 1 0

3 2 1 0

?


DISEÑO SÍNCRONO.

Glitches en las señales set/reset.

Glitches en las entradas de set/reset de los flip-flops pueden producir un funcionamiento incorrecto.

ResetAsíncrono

Sn-1

S0



RST



DISEÑO SÍNCRONO.

¿Cómo evitar los glitches en las entradas set/reset?.

Donde sea posible convertirlas a síncronas.

ResetSíncrono

Sn-1

S0



RST



DISEÑO SÍNCRONO .

Ejemplo.¿Cómo modificar la cuenta en un contador?

RST

Contadorbinario

Q0

Q3

Q1Q9

D EC.4 :16

(Asíncrono)

?Q10Q2

CLK


DISEÑO SÍNCRONO .

Solución 1.

RST

Con tadorbin ario

Q0

Q3

Q1Q9

DEC.4:16 ?Q10

Q2

CLK

Q D


DISEÑO SÍNCRONO .

Solución 2.

RST

Con tadorbin ario

Q0

Q3

Q1Q9

DEC.4:16 ?Q10

Q2

CLK

LD

Din“0000”

LD debe ser síncrona


DISEÑO SÍNCRONO.

¿Mezclar flancos activos de la señal de reloj?

El ciclo de trabajo es crítico.


DISEÑO SÍNCRONO.

¿Cómo diseñar un contador?

Realizar una conexión síncrona.

C

C E C EO

Q0

Q1

Q2

Q3

TC C

C E C EO

Q0

Q1

Q2

Q3

TC C

C E C EO

Q0

Q1

Q2

Q3

TC

CNT[11:0]

R ELOJ

C E

C NT 11

C NT 10

C NT 9

C NT 8C NT 0

C NT 1

C NT 2

C NT 3

C NT 4

C NT 5

C NT 6

C NT 7


DISEÑO SÍNCRONO.

Utilizar prescaler (divisor de frecuencia) rápidos:

se optimiza el diseño en área y velocidad

Large Dense Counter

with Slower Carry

TCCEFast

SmallCounter

• Los bits menos significativos conmutan con más rapidez.

• Los bits restantes tienen más tiempo para conmutar.


DISEÑO SÍNCRONO.

Contadores LFSR.Utilizar un registro de desplazamiento realimentado con

puertas XOR.

Con N etapas se tienen 2N-1 códigos diferentes.

El 0 no forma parte de la secuencia.

La realimentación depende del número de etapas.

Generan una secuencia pseudoaleatoria.

Uso.Contadores donde no importa los valores de la secuencia.

Lo importante es el fin de cuenta

D QDQ0

D Q D QQ1 QN-2 QN-1

CLK

Q(1)(0 ) (N-2) (N-1)


DISEÑO SÍNCRONO.

Ejemplo de Contador LFSR de 4 etapas

D QDQ0

D Q D QQ1 Q2 Q3

CLK

Q(1)(0 ) (2) (3)

Secuencia de cuenta pseudoaleatoria generada por el circuito implementado


DISEÑO SÍNCRONO.

39

210

111

0,3,5120,.2,313

0,2,414

015

1,2,416

217

1,2,38

07

06

15

04

03

02iN

Realimentación de las etapas.

Di+1=Qi xor QN-1

0,2,324

225

0,1,526

0,1,427

2828

129

0,3,530

231

1,5,632

423

022

21

220

0,1,419

618

iN

D QDQ0

D Q D QQ1 QN-2 QN-1

CLK

Q(1)(0 ) (N-2) (N-1)

D QDQ0

D Q D QQ1 Q2 Q3

CLK

Q(1)(0 ) (2) (3)

diseno sincrono

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