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Cortex™-Mキャッシュ コントローラを使って 決定論的コード性能を達成する方法

はじめに

マイクロコントローラ ベース(MCU)の組み込みアプリケーションでは、ソフトウェアは不揮発性メモリに保存して実行します。この不揮発性メモリとは、通常はフラッシュメモリです。フラッシュメモリはコー

ドを保存して実行する効率的なメディアですが、フラッシュから実行する時に決定論的コード性能を制限

する多数の因子があります。決定論的コード動作に影響を与える重要な因子の 1つがシステム バス マトリクスの複雑さです。フラッシュメモリの場合と同じ理由により、コードを SRAM から実行する時にも決定論的コード性能の問題が見られます。

非決定論的コード性能は主にメモリからCPUへの伝播時間のばらつきによって生じます。メモリをCPUに接続するシステム バス マトリクスが伝播時間のばらつきの一要因です。非決定論的コード性能は、複数のエンティティがシステムバスにアクセスするシステムでより顕著です。

リアルタイム アプリケーションでは、重要な短いコードを制限時間内に実行する事が必要な場合があります。そのようなコードをフラッシュメモリまたは SRAM から実行する事は推奨できません。システムバス調停によって決定論的タイミングを達成できない可能性がある、つまりキャッシュミス条件でコー

ドをフラッシュメモリまたは SRAM からフェッチする必要があるからです。複数のバスエンティティ間でシステムバスが調停されるため、システムバスにアクセスできるかどうかに応じてコードのアクセス時

間が変わる可能性があります。

重要なコードの決定論的コード性能を効果的に達成する方法は、コードを密結合メモリ(TCM)に配置して実行し、キャッシュミス状態を避ける事です。Microchip 社の Cortex-M4 ベースの MCU が内蔵するARM®Cortex®-M キャッシュ コントローラ(CMCC)モジュールは、キャッシュメモリからの重要なコードの実行をサポートし、決定論的性能を達成します。

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目次

はじめに ....................................................................................................................1

1. 概念 ....................................................................................................................3

2. ソリューション ...................................................................................................4

3. 決定論的性能解析 .............................................................................................10

4. 関連リソース ....................................................................................................12

Microchip 社のウェブサイト .....................................................................................13

お客様向け変更通知サービス ...................................................................................13

カスタマサポート ....................................................................................................13

Microchip 社のデバイスコード保護機能....................................................................13

法律上の注意点 ........................................................................................................14

商標 .........................................................................................................................14

DNVによる品質管理システム認証 ...........................................................................15

各国の営業所とサービス ..........................................................................................16

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TB3186 概念

WAY 0 Line 0

Line 1 Line 2

. WAY 1

. .

WAY 2 Line 61

Line 62 Line 63

WAY 3

1. 概念 下図に示すようにCortex-M4ベースの MCU(例: SAME54)の CMCCは 4 KBの専用4 way L1セット アソシエティブ キャッシュを備えています。

図 1-1. 4 way L1セット アソシエティブ キャッシュメモリ

CMCCでは重要なコードを WAYに読み込んでロックする事により、キャッシュの一部を決定論的性能のための TCMとして使えます。WAYをロックすると、CMCCはその WAYをルーチンのキャッシュ トランザクションには使いません。重要なコードを読み込んだロック済みの WAY は常時キャッシュヒット状態として機能します。

1024

byt

es

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TB3186 ソリューション

2. ソリューション 以下のフローシーケンスに決定論的コード性能を実装するコードを示します。

図 2-1. 決定論的コード性能を実装するフローシーケンス

以下のサンプルコードに、決定論的コード性能を達成するための関数の実装と Cortex-M4 ベースのMCU(例: SAME54)での使い方を示します。

Disable Cache

Invalidate cache lines on the desired WAY

Disable Instruction Cache

Enable Data Cache

Enable Cache

Load the critical code to the desired

Lock the WAY loaded with the critical code

Enable back Instruction Cache

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TB3186 ソリューション

図 2-2. cmcc_loadnlock関数で使うマクロと変数の実装

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TB3186 ソリューション

図 2-3. cmcc_loadnlock関数の実装

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TB3186 ソリューション

前述の実装における変数 CMCC は以下の例に示すように定義します。この実装は Cortex-M4 ベースのデバイス SAME54P20A用です。構造体の実装とマクロ(CMCC_MAINT1_WAY、CMCC_MAINT1_INDEX、CMCC_CTRL_CEN、CMCC_SR_CSTS)の定義の詳細はMicrochip社のAtmel START (ASF4)ライブラリを参照してください。

図 2-4. CMCC構造体の宣言

実装

cmcc_loadnlock 関数の実装については以下のステップを参照してください。

1. キャッシュを有効にすると、CMCCはセット アソシエティブ キャッシュの4 つのWAYを WAY0からラウンドロビン方式で使います。これはキャッシュを有効にした直後に開始します。

2. cmcc_loadnlock関数はキャッシュ WAYを順番に全てスキャンして目的のWAYを見つけます(ラベル Aのサンプルコード参照)。

3. 初回スキャンで目的のWAYが見つからない場合、cmcc_loadnlock関数は処理中のWAYをパスして次のWAYが目的の WAYであるか確認するために、配列からの値を WAY全体に読み込みます(ラベル Bのサンプルコード参照)。

4. 目的の WAYが見つかると cmcc_loadnlock関数は重要なコードをフラッシュから dummy変数に読み出し、重要なコードが確実にキャッシュ WAYに保存されるようにします(ラベルCのサンプルコード参照)。

5. ラベル BとC において、cmcc_loadnlock関数は必要な 4ワード(16バイト)から1 ワード(4バイト)のみ読み込みます。AHBのWRAP4機能は 1ワードを読むだけで16バイトのライン全体を書き込んでギャップを自動的に埋める機能があります。

6. cmcc_loadnlock関数は目的のキャッシュ済みWAYだけをロックして、重要なコードをキャッシュにトラップします。特定のWAYをロックすると、CMCC はロックしたWAYを通常のラウンドロビン キャッシュ トランザクションに使うのをやめます。WAYをロックして重要なコードをキャッシュにトラップする事は、重要なコードへの呼び出しが100%のキャッシュヒットを得る状況をエミュレートします。

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TB3186 ソリューション

7. 前述したcmcc_loadnlock関数の実装は重要なコードのサイズがキャッシュ WAYのサイズ(CMCC_WAYSIZE)以下、つまり1024 バイト以下の場合に機能します。重要なコードのサイズがWAY のサイズよりも大きい場合、重要なコードを連続した2 番目のWAYに格納する必要があります。より大きなサイズの重要なコードを格納するには、cmcc_loadnlock関数の実装を拡張する必要があります。 cmcc_loadnlock関数の実装の拡張については以下のガイドラインを考慮する必要があります。

7.1. パラメータ sizeを評価して、重要なコードが4 KBのキャッシュに収まるかどうかを識別します。収まる場合、必要なキャッシュ WAYの数を識別する必要があります。

7.2. 必要な数の連続した WAYがコードの割り当てに使えるか識別する必要があります。

7.3. 連続したWAYを無効化する必要があります(ラベル1のサンプルコード参照)。

7.4. 連続した WAY に重要なコードを読み込む必要があります(ラベル C のサンプルコード参照)。

7.5. コードをキャッシュにトラップするために、連続したWAYをロックする必要があります(ラベル 2のサンプルコード参照)。

使い方

以下のコード例に cmcc_loadnlock 関数の使い方を示します。

図 2-5. cmcc_loadnlock関数の使い方

1. cmcc_loadnlock関数は3 つのパラメータを受け取ります。

1.1. 最初のパラメータway_bitfieldはキャッシュ WAYの番号であり、4 つのWAY値(CMCC_WAY0、CMCC_WAY1、CMCC_WAY2、CMCC_WAY3)のどれかです。

1.2. 2 番目のパラメータ fは常にキャッシュから実行する必要がある重要なコード関数のアドレスです。

1.3. 3 番目のパラメータsizeは重要なコード関数のサイズです。このサイズはキャッシュWAYのサイズ(CMCC_WAYSIZE)以下である事が必要です。このサイズがWAYのサイズよりも大きい場合、前述のステップ7で示したように実装を拡張します。

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TB3186 ソリューション

2. 重要なコード関数(_critical_code_function)の正確なサイズはプロジェクトのリスティング ファイルから取得できます。以下のステップを使って重要なコード関数のサイズを特定します。

2.1. 前の例では。重要なコード関数をセクション属性_cc_function_sectionで宣言しました。これは関数_critical_code_functionを_cc_function_sectionという名前のコードセグメント内に配置するためのGNUリンカへの命令です。

2.2. dummy のサイズをcmcc_loadnlock関数呼び出しに入れます。

2.3. [Clean and Build]をクリックして、プロジェクトをクリーンおよびビルドします。

2.4. プロジェクトのリスティング ファイル(.lss)を開き、リンカシンボル_cc_function_sectionを見つけます。リンカシンボルのある行はセクションのサイズを示します。これが重要なコード関数のサイズです。

図 2-6. _cc_function_section属性の特定

2.5. 呼び出しcmcc_loadnlock内にある重要なコード関数のサイズを.lssファイルからのサ

イズで置き換えます。

2.6. ビルドしてプログラムします。

3. cmcc_loadnlock関数を連続して複数回呼び出す事により、複数の重要なコード関数をキャッシュ WAYに動的に保存できます。

Note: 

1. 本書では、統合された4つの WAY L1アソシエティブ キャッシュを決定論的コード性能の最適化のために使う方法のみ説明しています。CMCC はデータ キャッシングも可能で、キャッシュの一部をデータ TCMとして使う事もできます。詳細は Cortex-M4 ベース MCU (SAME54)のデータシートを参照してください。

2. 本書で説明した決定論的コード性能の実装はアクティブ キャッシュサイズとのトレードオフの関係にあります。

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TB3186 決定論的性能解析

3. 決定論的性能解析 キャッシュが有効なシステムでは、コードの性能はキャッシュヒット状態またはキャッシュミス状態の頻

度で決まります。キャッシュヒット状態が増えるほど性能が向上します。例えば主要動作を繰り返し実行

する関数がアプリケーションに1つだけあるようなシンプルなアプリケーションでは、キャッシュヒットの確率は高くなります。これに対し、複数のエンティティ (システム バスマスタ等)が不揮発性メモリにアクセスするような複雑なリアルタイム アプリケーションでは、非決定論的呼び出しシーケンスによってキャッシュミス状態の確率が高まり、コード性能は制限されます。また、システム バス マトリクスによる遅延もあります。

以下に示すのは(上述のloadnlock実装を使って)TCMからコードを実行した時のシンプルなアプリケーションの性能解析であり、通常のキャッシュが有効なトランザクションと比較したものです。

• サイズが1 KBの以下の関数はプロファイリングに使ったものとコードは同じです。

• 重要なコード関数[TCM]は常にキャッシュから実行されて(loadnlockの呼び出しによってキャッシュ WAYにロックされる)のに対し、他の関数はフラッシュから実行されて CMCC ベースのラウンドロビン シーケンスでキャッシュされます。

• 前述の関数は同じシーケンスで繰り返し呼び出されます。

• 下図に Cortex-M4ベースのプロセッサ(SAME54 MCU)において 120 MHz、15 NVM待機ステート、コードの最適化なしという条件で実行した前述の関数シーケンスの20サンプル プロファイルを示します。グラフの縦軸はで示した時間(µs)です。

図 3-1. 決定論的コード性能解析

critical_code_function (); // [Referred as TCM] _function_1 (); // [Referred as C1] _function_2 (); // [Referred as C2] _function_3 (); // [Referred as C3] _function_4 (); // [Referred as C4] _function_5 (); // [Referred as C5] _function_6 (); // [Referred as C6]

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TB3186 決定論的性能解析

• まとめ: – TCM からのコード実行にかかる時間は決定論的であり、6.47または 6.48 µs です。これは

ルーチンのキャッシュ トランザクションを通じたコード実行にかかる非決定論的な時間と対照的です。シングルパス(Pass 1 等)では通常のキャッシュ動作を通じたコード実行にかかる時間は 6.86～7.26 µsです。

– 関数 C3と C6 の実行時にキャッシュミス状態が発生している可能性があります。これらの関数の実行時間に急激な増加が生じています(C3では 7.19 µs、C6では 7.26 µs)。

– 決定論的コード性能に加え、TCMからのコード実行にはキャッシュが有効なトランザクションからのコード実行に比べ性能的な利点もあります。シンプルなアプリケーションの

場合、シングルパス(Pass 1 等)ではTCM からのコード実行にかかる時間は 6.47 µsであるのに対し、通常のキャッシュ動作を通じた実行にかかる時間は6.86～7.26 µsです。

前述のコード TCM 実装は重要なコードのための決定論的コード性能モデルを表しています。またキャッシュが有効なシステムによるコード実装を上回る、性能的な利点も示しています。性能的優位性はアプリ

ケーションの複雑さで変わります。アプリケーションが複雑なほど、TCMからのコード実行による性能的な利点が明確になります。

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TB3186 関連リソース

4. 関連リソース 詳細は以下の文書を参照してください。

• SAM D5x/E5x Family Data Sheet: http://ww1.microchip.com/downloads/en/DeviceDoc/60001507A.pdf

• SMART SAM E70 TCM Memory: http://ww1.microchip.com/downloads/en/AppNotes/atmel-42555-smart-sam-e70-tcm-memory_application%20note_at14971.pdf

• How to Optimize Usage of SAM S70/E70/V7x Architecture: http://ww1.microchip.com/downloads/en/appnotes/atmel-44047-cortex-m7-microcontroller-optimize-usage-sam-v71-v70-e70-s70-architecture_application-note.pdf

http://ww1.microchip.com/downloads/en/DeviceDoc/60001507A.pdfhttp://ww1.microchip.com/downloads/en/AppNotes/atmel-42555-smart-sam-e70-tcm-memory_application%20note_at14971.pdfhttp://ww1.microchip.com/downloads/en/AppNotes/atmel-42555-smart-sam-e70-tcm-memory_application%20note_at14971.pdfhttp://ww1.microchip.com/downloads/en/AppNotes/atmel-42555-smart-sam-e70-tcm-memory_application%20note_at14971.pdfhttp://ww1.microchip.com/downloads/en/appnotes/atmel-44047-cortex-m7-microcontroller-optimize-usage-sam-v71-v70-e70-s70-architecture_application-note.pdfhttp://ww1.microchip.com/downloads/en/appnotes/atmel-44047-cortex-m7-microcontroller-optimize-usage-sam-v71-v70-e70-s70-architecture_application-note.pdfhttp://ww1.microchip.com/downloads/en/appnotes/atmel-44047-cortex-m7-microcontroller-optimize-usage-sam-v71-v70-e70-s70-architecture_application-note.pdf

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• 各地の営業所

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ジに各国の営業所の一覧を記載しています。

技術サポートは以下のウェブページからもご利用になれます。http://www.microchip.com/support

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• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。

• Microchip社では、通常の条件ならびに仕様に従って使用した場合、Microchip社製品のセキュリティ レベルは、現在市場に流通している同種製品の中でも最も高度であると考えています。

• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解では、こうした手法は全て、Microchip社データシートにある動作仕様書以外の方法でMicrochip 社製品を使用する事になります。このような行為は知的所有権の侵害に該当する可能性が非常に高いと言えます。

• Microchip社は、コードの保全性に懸念を抱いているお客様と連携し、対応策に取り組んでいきます。

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はじめに目次1. 概念2. ソリューション3. 決定論的性能解析4. 関連リソースMicrochip社のウェブサイトお客様向け変更通知サービスカスタマサポートMicrochip社のデバイスコード保護機能法律上の注意点商標DNVによる品質管理システム認証各国の営業所とサービス

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