Cindy   S.   Tseng 

      US   citizen  1701   Shore   Place,   Unit   8,   Santa   Clara,   CA   95054                 c indy.s.tseng@gmail.com  734­353­9887 

 EDUCATION  Carnegie   Mellon   University   ­   M.S.   in   Computer   Engineering  Dec   2009   University   of   Michigan   at   Ann   Arbor   ­   B.S.   in   Electrical   Engineering   May   2008   Dean’s   List  2004   ­   2008   University’s   Honors  2004   ­2008   Most   Outstanding   Electee   (Etta   Kappa   Nu   Honors   Society   ­   HKN)  Winter   2007   Most   Outstanding   Active   (Etta   Kappa   Nu   Honors   Society   ­   HKN)  Fall   2006 

 

EXPERIENCE  Intel   Corporation   Santa   Clara,   CA   SoC   Team   ­   Component   Design   Engineer   (Level   7)  Feb   2016   ­   Present 

● Represented   SoC   teams   at   logical   quality   task   force ○ Tracked   and   negotiated   delivery   schedule   and   quality   targets ○ Assisted   in   tool   debugging   to   ensure   milestone   quality   and   resulted   in   high   quality   tape   out 

● Implemented   mesh   latch   repeaters   in   SoC   which   helped   mesh   bring­up ● Pathfinded a future knights project by identifying microarchitecture changes required to bring the                         

next­generation   knights   project   out   of   reset  

Memory   Controller   ­   Component   Design   Engineer   (Level   6)  Jan   2013   ­   Dec   2015 ● Drove the architecture definition and RTL implementation for global fabrics in one of the Xeon Phi                               

projects.   These   include   message   channel,   pmlilnk,   fuselink,   reset   and   powergood   sequence.  ● Worked   with   memory   controller   validation   to   ensure   all   cases   were   covered.  ● Hosted   memory   controller   training   sessions   for   fullchip   team   to   enable   validation   in   global   features.  ● Identified and root­caused bugs and came up with workarounds utilizing DFT designs in post­Si, helping                             

to   avoid   extra   steppings ● Implemented   various   key   features   in   knights   landing’s   memory   controller   block 

○ Schedulers in memory controller that interacts with DDR4 and MCDRAM memory devices. These                         include scheduling commands that comprised with memory device timing requirements, retry                     commands,   catch   up   on   refreshes,   and   log   link   errors   and   interrupt   generation 

○ RAS   features   in   memory   controller   that   helped   with   data   recovery.   ie:  ■ Machine   check   architecture:   categorizes,logs,   and   reports   errors ■ ECC   checking,   error   injection  ■ Data   poisoning:corruption   propagation  ■ Demand   scrub,   patrol   scrub ■ Row   hammer,   and   data   scrambling 

○ Power   management   feature   in   memory   controller,   resulting   in   ~10%   power   reduction ○ Thermal   management   feature   in   memory   controller   that   controls   bandwidth   throttling 

● Regressed   and   reviewed   all   cross   clock   domain   signals   to   ensure   they   are   handled   correctly ● Worked with backend to define block placement and flop repeater insertion at beginning of project to                               

reduce   churns   in   timing   fixes   later   on ● Performed manual netlist edit using Synopsis IC compiler with 200+ gate edits to ensure minimal netlist                               

change   compared   to   using   automated   synthesis.   This   resulted   in   on   time   tape   out   with   late   bug   fixes     Display   Box/   Miscbox   ­   Validation   Engineer   (Level   5)  Mar   2010   ­   Dec   2012  

● Validated thermal management unit and integrated Fan Controller using I 2 C. Ran and reviewed                         functional   coverages   weekly   to   ensure   no   gaps   in   test   suits 

● Validated   basic   PCIe   functionality   by   register   connectivity   checks   and   coded   PCIe   trace/load   bus   tests   

SKILLS Verilog,   C/C++,   perl,   Computer   architecture,   SoC,   ICC,   DDR4