低消費電力プロセッサ・...
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内 容
SoCの低電力化の必要性
CMOSデバイスの特性と回路の特性の関係
CMOSデバイスの特性とプロセッサの消費電力の関係
ＩＴＲＳによるデバイスの定義とSoCの消費電力の見積
代表的な論理回路の低電力化回路技術
低電力プロセッサの技術動向
半導体アプリケーションの変遷
１０９
システム数
１０８
１０７
１０６
１０５
１０４
‘６０ ‘７０ ‘８０ ‘９０ ‘００ ‘１０
汎用コンピュータ～１００ＫＷ
ＰＣ/ゲーム～１００Ｗ
携帯電話/PDA1～１0Ｗ
カード/ＴＡＧ1～10mW
１０１０
年代
SoCの低電力化の必要性
高性能分野（デスクトップＰＣ，ゲーム機等）
発熱の低減→実装コストの低減
電源ＩＲドロップの低減、クロックスキュー低減
エコロジカルの観点
携帯分野（携帯電話、ＰＤＡ等）
機器の小型化、長時間動作
新アプリケーション（カード、ＴＡＧ、ｾﾝｻｰﾈｯﾄﾜｰｸ等）
微弱電源による動作（が前提）
CMOSデバイスの特性と回路特性との関係
ＣＭＯＳゲートの消費電力の要因
Vdd
Vss
CL H
P= C V2 f + IL Ｖ ＩＬ : リーク電流
ＡＣ成分 ＤＣ成分
論理回路の消費電力論理回路の消費電力
P=A Nt C V2 f +Nt IL VＡ: 活性化率
Nt : 全ゲート数
活性化ゲートFF
FF 非活性化ゲート
ＡＣ電流は動作したゲートだけ流れる
ＤＣ電流（リーク電流）は回路が動作しなくても全ゲートに流れる
DC電流（リーク電流）
AC電流
加工寸法（μm）0.5 0.35 0.25 0.18 0.13 0.1
消費
電流
（Ａ）
1
10-3
10-6
10-9
｀93 ｀95 ｀97 ｀99 ｀02 ｀05
LSIの動作電流
AC電流だけでなくDC電流が問題になりつつある
トランジスタのリーク電流経路
Gate ① ｻﾌﾞｽﾚｯｼｮﾙﾄﾞ電流
MOSﾘｰｸ電流経路
②
③①
DrainSource
ゲート酸化膜 ﾄﾞﾚｲﾝからｿｰｽに流れるﾁｬﾈﾙﾘｰｸ成分
② ｹﾞｰﾄﾄﾝﾈﾙ電流
ｹﾞｰﾄからｿｰｽに流れるﾄﾝﾈﾙ電流成分
③ GIDL（接合ﾘｰｸ電流）
ﾄﾞﾚｲﾝから基板に流れる接合ﾘｰｸ成分
*Gate Induced Drain Leakage
リーク電流の種類により電源電圧依存性、温度依存性が異なる
トランジスタの特性
Ｖｇ (V)
1.00.2 0.4 0.6 0.8
Ｖｔｈしきい値電圧
√Ｉｄｓ (√
uA/um)
０
30
20
10
Vd = 1.0V
Vb = 0V
０
Ｖｄ (V)
０ 1.0
Ids (uA/um)
０
1000
800
600
400
200
0.2 0.4 0.6 0.8
Ｖg = 1V
0.8V
0.6V
0.4V
飽和電流値
Vb = 0VIon
Ｖｇ (V)0.4 1.20.8
Ids (uA/u
m)
０
10Ｅ-4T = 75C 25C
-25C
０-0.4
10Ｅ-6
10Ｅ-8
10Ｅ-12
10Ｅ-10
10Ｅ-2
Ｖｇ (V)0.4 1.20.8
Ids (uA/um)
０
10Ｅ-4
S = 80 ? 90 mV/dec
０-0.4
10Ｅ-6
10Ｅ-8
10Ｅ-12
10Ｅ-10
10Ｅ-2
サブスレッショルド電流は温度依存性が大きい
ゲートトンネル電流
酸化膜厚に対して大きく変動
電圧依存性大
温度依存性小
Ref.S.H.Lo et al.,
ゲート遅延とトランジスタ特性
V
C
τ ∝ CV / Ion
Ionの増加により遅延時間τは減少
Ion ∝ （Vg – Vｔｈ）/Tox Ionは酸化膜厚（Tox）が薄いほど、しきい値電圧（Vth)が小さいほど増加
→ Ionの増加はリーク電流が増加する要因
低電力デバイスの設計
高速デバイス
低電力デバイス
ゲートトンネル電流
lｎリーク電流（A.U)
チャネルリーク電流
高速デバイスはリークを大きくして高速化
両者とも、温度上昇とともにリーク電流大
温度
デバイスの特性ばらつき
• MOSFETのVthばらつき, 温度変化の影響を表す式
( ) ( ) ( ).TempVNVLVV thAthgthth Δ+∆+∆=∆ ( )LERVthΔ
ゲート長の変動
不純物の揺らぎ
温度の影響 LER (Line Edge Roughness)の影響
……
ばらつきの低電力化に対する影響
オンチップSRAMの低電圧動作が困難
→LSIの低電圧動作の阻害要因
1.２
1.１
1.０
130 90 65 nm
テクノロジノード
SRAM動作電圧（V)
低電力LSIの電源電圧
90nmまでは、低電圧化により、高速化、低電力化を達成
（低電界スケーリング）
90nm以降、リーク電流と、メモリ動作によりの低電圧動作が困難になり、
低電圧化による、高速化、低電力化は難しくなった
350 250 180 130 90 65 45 テクノロジーノード (nm)
3.3
2.5
1.51.2
1.1 1.0(ITRS2003,LSTP)
1.3 1.4
SRAM動作電圧による限界
P=A Nt C V2 f +Nt IL Vτ=CV/Iｓ
Ion ∝ （Vg – Vｔｈ）/Tox3
2
0.5
電源電圧 1
(V)
ITRSによるデバイス定義
HP （High Performance)
LOP (Low Operating Power)
HSTP (Low Standby Power)
トランジスタの性能トランジスタの性能
ITRS20015LSTP
LOP
HP
4
1
2
3
CV/
I (ps
)
0130 90 65 45 32
Technology Node (nm)
ゲートのスイッチングエネルギーゲートのスイッチングエネルギー
Technology Node (nm)
0.001
0.01
0.1
1130 90 65 45 32
Switc
hing
Ene
rgy
(fJ)
ITRS2001
LSTPLOPHP
リークによる電力リークによる電力
1.00E-06
1.00E-131.00E-121.00E-111.00E-101.00E-091.00E-081.00E-07
130 90 65 45 32Technology Node (nm)
Leak
Pow
er (u
W)
LSTP
LOP
HPITRS2001
PDA用SoC(ベンチマーク）
機器仕様
0.18um／400MHz／470mW (typ.)
CPU
I-cache32KB
D-cache32KBI2C
FICP
USB
MMC
UART AC97
I2S
OST
GPIO
SSP
PWM RTC
DMA cnt.
LCDCnt.
MEMCnt.
SDRAM64MB
SDRAM64MB
Flash32MBFlash32MB
LCDLCDペリフェラル領域4 – 48MHz
データ転送領域100MHz
プロセッサ領域
Max 400MHz
・MMｱﾌﾟﾘ MP3 JPEG簡易動画
6.5MTrs.
・使用時間6-10Hr
Sound
USB if
MMC
KEY
PDA PDA 用用SoCSoCの消費電力（の消費電力（LSTP)LSTP)
0
0.5
1.0
1.5
2.0
2.5W
490mW:490(d)+0.0056(l)@440MHz
Pow
er
160mW:160(d)+0.0043(l)
@180MHz
Leakage (l)
AC(d)
32456590
Technology Node (nm)
PDA PDA 用用SoCSoCの消費電力の消費電力((HP)HP)
0
10
20
30
40
50
60
70W
4.05W:0.53(d)+3.52(l)@1.2GHz
0.58W:0.46(d)+0.12(l)
@620MHz
Leakage (l)
AC(d)
32456590Technology Node (nm)
Pow
er
SoCSoCの電力効率の電力効率
HSTP490mW/440MHz = 1.1 mW/MHz (Total)
HP4050 mW/1200 MHz = 3.4 mW/MHz (Total)530 mW/1200 MHz = 0.4 mW/MHz (AC)3520 mW/1200 MHz = 2.9 mW/MHz (DC)
HPの方がACの効率は高いが、DC成分のためにHSTPの方がトータルの効率が高い
代表的な論理回路の低電力化回路技術代表的な論理回路の低電力化回路技術
クロックゲーティング
Dual VT 技術 (リーク低減技術）
静的基板バイアス技術
動的基板バイアス技術
電源遮断技術
クロックゲーティング
特徴：動作しない回路ブロックのクロックを遮断
効果：AC電力低減（Naの低減）。効果はインプリに大きく依存するが、
動作電力を数分の１にすることを期待できる。
現状：代表的なEDAツールでもインプリ可能、低電力が重要なLSIでは必ず使われている
問題点：DC電流は低減できない
動作電力：Ｐ＝Na C V2 f
クロック
制御A
制御B
回路A
回路B
Dual VT 技術
高速
高リークFF
FF
FF
Dual VT Dual VT 構成構成
High Vth Cell Low Vth Cell
効果効果
Leak
age
Cur
rent
Low Vth
FF
FF
FF
1
0.14
Low Vth
方式：高しきい値と低しきい値を混ぜて高速と低リークを両立させる
効果：動作時、待機時ともにリーク電流を低減。設計によるが、動作速度を劣化させることなくリークを1/5以下にできる。
現状：論理合成時に高しきい値ｹﾞｰﾄと低しきい値ｹﾞｰﾄを最適に混ぜ合わせる
静的基板バイアス制御方式
方式：待機時に基板に負の電圧を印加して、リーク電流を低減
効果：待機時のみ、リーク電流を1.5-3桁低減できる。
90nm以降のCMOSデバイスでは単純な負電圧印加ではＧＩＤＬ
が増加し、かえってリークが増加する。同時に電源電圧を下げることが必要。
Vdd
Vss
1.8V
3.3V
-1.5V
0 V
log
(I
)
0 V
-3 V
V = 0 V-1.5 V
Deeper V
V G
B
B
DS
電源遮断 技術
Vdd
Vss
Φs
Vdd
Vss
Φs
方式：チップ内に電源を遮断するトランジスタを挿入し、リーク電流を遮断する。
効果：待機時のリーク電流を低減。設計によるが、リークを約1/10~1/100にできる。
現状：低電力SOCでは常識になりつつある。（ルネサス、TI,Intelなど）
問題点：回路内部のデータを回避する必要がある。
低電力プロセッサの技術動向低電力プロセッサの技術動向
並列動作
多段パイプライン
電源遮断技術（前述）
動的電圧制御技術（ｆＶ制御技術）
マルチプロセッサ
電力制御技術
低電力LSIの電源電圧
並列動作、多段パイプライン化と低電圧動作
3.3
350 250 180 130 90 65 45 テクノロジーノード (nm)
電源電圧
(V)
3
2
1
0.5
2.5
1.51.2
1.1 1.0(ITRS2003,LSTP)
1.3 1.4
SRAMセル動作電圧による限界
ｆV制御
マルチプロセッサ、電力制御技術
並列動作による低電力化
10 ns(100MHz)動作電力：Ｐ＝Na C V2 f
5 ns（200MHz)
並列化
事例：Super Scaler, SIMD, VIEW などの アーキテクチャによる並列動作と 低電圧動作の組み合わせ
効果：Naが2倍必要だが、fは1/2でよい Vを1/２にできれば電力は1/4
多段パイプライン化による低電力化
I1 I2 E1 E2 E3 WD
I1 D E1 W
時間
パイプライン段数を2倍にできれば、fは1/2で同じスループットを確保できる。Vを1/２にできれば電力は原理的には1/4
問題点：ＦＦ数が増えるオーバヘッドあり。低電圧化しないのであれば電力効率でみるとかえって逆効果
DVS方式
動作電力：Ｐ＝Na C V2 f
効果：f を1/2の時、Vを1/２にできれば電力は1/8
課題：電源電圧の範囲を広くする必要がある。90nmテクノロジ以降では困難？
ｆ：周波数
P：電力
V=Const
V∝ｆ
高速時
低速時
- Dynamic Voltage Scaling -
マルチプロセッサによる低電力化
動作領域
シングルﾌﾟﾛｾｯｻ マルチﾌﾟﾛｾｯｻ
マルチプロセッサは動作領域を制限できるため平均電力は下げられる。
低消費電力プロセッサ技術動向
lｎ電力（A.U)
ＤＣ成分 ＡＣ成分
Low fHigh f
温度
消費電力は高温になるほど増加するため、接合温度を意識した低電力方式が開発されている。
まとめ
プロセッサの低消費電力化は、デバイスの特性を考慮してさ
まざまな方式が開発されてきた。
従来は並列動作、多段パイプラインと低電圧動作の組み合
わせが主流であった。
近年のスタンドバイ時のリーク電流を抑えるためチップ内の
電源遮断技術が活用されている。
近年はリーク電流、デバイスばらつきにより低電圧化が困難
になり、ｆV制御、マルチプロセッサ、電力制御技術が検討され
ている。